KR100311856B1 - 전전자교환기내신호처리어셈블리(stca)1개보드당4채널처리장치및그방법 - Google Patents
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Abstract
본 발명은 현재 1개 보드 당 1개 채널을 처리하도록 되어 있는 전전자 교환기 내의 STCA 보드를 1개 보드 당 4개 채널을 처리토록하여, STCA보드의 효율을 4배 증가시키는 전전자 교환기 내 신호처리어셈블리(STCA) 1개 보드 당 4채널 처리장치 및 그 방법에 관한 것으로, 기존에는 STCA보드 당 1개의 채널을 처리하도록 하므로 인해, 32개의 보드를 이용해야 하는 비경제적인 문제점이 있었는 바, 본 발명은 종래의 이런 문제점을 해결하기 위해 다중 프로토콜 처리장치인 MC68302를 사용하여 3개의 입/출력 직력 단자를 확보한 후, 상기 3개의 입/출력 직렬 단자 중 2개의 단자는 타국의 신호선 2개 채널을 처리하는데 사용하고, 나머지 하나의 채널은 자국 상위로 보고하기 위한 입/출력 단자로 사용하는 방식을 적용시켜 STCA 보드 하나 당 4개의 채널을 처리할 수 있도록 하므로써, STCA의 효율을 4배로 향상시키고, 반대로 상위 보고 체계는 반으로 줄여 2배의 효율적인 STG 버스를 구현하는 효과가 있다.
Description
제 1도는 본 발명에 의한 STCA 내부 상세 블럭도,
제 2도는 STCA 내의 STG 버스 데이타를 전송하는 과정을 설명하는 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 제 1 레벨 2처리부 10 ′: 제 2 레벨 2처리부
10-1, 10-1′: 다중 프로토콜 처리장치
10-2 : 제 1타임 스위치 정합부
10-2′: 제 2타임 스위치 정합부
10-3, 10-3′: 속도 정합부 10-4, 10-4′: 인터럽트 처리부
10-5, 10-5′: EP-롬 10-6, 10-6′: S-램
10-7, 10-7′: 어드레스 정합부
10-8, 10-8′: STG 버스 정합부
11 : 시험용 입/출력 단자 12 : 양방향 기억장치
13 : 클럭공급/리셋 구동부
본 발명은 전전자 교환기 내 신호처리어셈블리(Signal Transmit Circuit Assembly : 이하 STCA라 칭한다) 1개 보드 당 4채널 처리장치 및 그 방법에 관한 것으로, 현재 1개 보드 당 1개 채널을 처리하도록 되어있는 전전자 교환기 내의 STCA 보드를 1개 보드 당 4개의 채널로 처리토록하여, STCA 보드의 효율을 4배 증가시키는 전전자 교환기 내 신호처리어셈블리(STCA) 1개 보드 당 4채널 처리장치 및 그 방법에 관한 것이다.
일반적으로 현재 사용하고 있는 전자 교환기의 제 7(이하 No.7라 칭한다)신호처리 부분에서 레벨 2에 해당되는 부분은 STCA에서 처리 되어지고 있는 바, 이는 타임 스위치로 부터 입력된 데이타를 신호처리관리프로세서어셈블리(Signal Manigement terminal Processor Assembly : 이하 SMPA라 칭한다)에 위치하는 속도정합장치(Rate Adapter : RA)가 받아, 이 데이타를 적절한 속도(64KHz or 57KHz)로 변환하여 각각의 STCA로 1개의 채널씩 분배하면, 상기 데이타를 입력받은 STCA는 No.7 레벨 2를 처리하고, 이 처리된 데이타를 상위(Signal Mainterrnance ＆ Handling Process block : 이하 SMHP 블럭이라 칭한다)로 보고하는 과정으로 이루어진다.
상기와 같은 일을 처리하는 STCA 보드는 현재 STCA 보드 1개 당 1개의 채널을 처리하도록 설계되어 있다.
이로 인해 32개의 채널을 처리하기 위해서는 32장의 STCA가 필요하게 되고, 이를 실장하기 위해서는 3개의 백-보드가 필요하며, 하드웨어적으로는 이중화가 되지 않는 문제점이 있었다.
또한 위에서 보는 바와 같이 1개의 STCA는 타임슬롯 1개에 해당하는 1개의 채널을 처리하도록 되어 있지만, 사실상 STCA의 구조상으로 볼때 STCA 보드의 데이타 처리 능력은 1개 채널 이상을 처리할 수 있는 구조이다.
그런데 상기 STCA 보드 상의 입/출력 직력 데이타의 처리가 용이하지 않아 1개의 STCA에서 1개의 채널을 처리하도록 한 것이다. 이로 인해 시스템을 사용하는데 있어 비효율적일 뿐더러 안정적이지도 못하며, 32개의 보드를 이용해야 하는 비경제적인 문제점이 있다.
따라서 본 발명은 상기에 기술한 종래의 문제점을 해결하기 위해 다중 프로토콜 처리장치인 MC68302를 사용하여 3개의 입/출력 직렬 단자를 확보한 후, 상기 3개의 입/출력 직렬 단자 중 2개의 단자는 타국의 신호선 2개 채널을 처리하는데 사용하고, 나머지 하나의 채널은 자국 상위로 보고하기 위한 입/출력 직렬 단자로 사용하는 방식을 적용시켜 STCA 보드 하나 당 4개의 채널을 처리할 수 있도록 하는 것을 특징으로 한다.
즉, 전전자 교환기 내에서 사용하는 신호처리어셈블리(STCA) 장치에 있어서, 제 1타임 스위치를 통해 입력되는 신호에서 레벨 2에 대한 처리를 하는 제 1 레벨 2처리부와; 제 2타임 스위치를 통해 입력되는 신호에서 레벨 2에 대한 처리를 하는 제 2 레벨 2처리부와; 상기 각 레벨 2처리부를 포함하여 구성된 STCA 보드 각각의 부분을 모니터링 하는 등의 테스트를 용이하도록 하기 위해 설치한 시험용 입/출력 단자와; 상기 제 1 레벨 2처리부와 제 2 레벨 2처리부가 동작할 시, 이들의 상태를 저장하고, 이어 이 상태를 유지보수를 담당하는 STCA에 보고하며, 그에 대한 명령을 받는 양방향 기억장치(DP-RAM) 및; 각 부에 기본적인 클럭을 제공하며, 최초 전원이 입력될때 동작하는 클럭공급/리셋 구동부를 포함하여 구성하는 장치를 사용하는 것이고;
전전자 교환기 내에서 사용하는 신호처리어셈블리(STCA) 보드를 구성하는 방법에 있어서, STCA 보드 내부에 각각의 타임 스위치로 부터 입력되는 데이타를 받아들여 처리하는 각 레벨 2처리부를 구성하고, 상기 레벨 2처리부 내부에는 입/출력 직렬 단자가 3개인 다중 프로토콜 처리장치를 사용하여, 상기 3개의 입/출력 직렬 단자 중 2개의 단자는 타국의 신호선 2개 채널을 처리하는데 이용하고, 나머지 하나의 채널은 자국 상위로 보고하기 위한 입/출력 직렬 단자로 이용하므로써, 결과적으로는 하나의 STCA 보드로 4개의 채널을 처리하도록 하는 방법을 적용시킨 것이다.
이하 본 발명의 일실시예를 첨부 도면을 참조하여 상세히 설명한다.
제 1도는 본 발명의 STCA를 나타내는 블럭도로, 제 1타임 스위치를 통해 입력되는 신호에서 레벨 2에 대한 처리를 하는 제 1 레벨 2처리부(10)와; 제 2타임 스위치를 통해 입력되는 신호에서 레벨 2에 대한 처리를 하는 제 2 레벨 2처리부(10′)와; 상기 각 레벨 2처리부(10,10′)를 포함하여 구성된 STCA 보드 각각의 부분을 모니터링 하는 등의 테스트를 용이하도록 하기 위해 설치한 시험용 입/출력단자(11)와; 상기 제 1 레벨 2처리부(10)와 제 2 레벨 2처리부(10′)가 동작할 시, 이들의 상태를 저장하고, 이어 이 상태를 유지보수를 담당하는 SMPA에 보고하며, 그에 대한 명령을 받는 양방향 기억장치(DP-RAM)(12) 및; 각 부에 기본적인 클럭을 제공하며, 최초 전원이 입력될때 동작하는 클럭공급/리셋 구동부(13)로 구성된다.
상기 제 1 레벨 2 처리부(10)는 중앙처리장치(CPU)와, 직접기억장소접근제어기(Direct Memory Access Controler : DMAC)와, 직렬 입/출력 직렬 단자 3개와, 타이머 및, 예외 처리부를 포함하여 이루어져, 시스템 각 부를 제어하는 다중 프로토콜 처리장치(10-1)와; 상기 다중 프로토콜 처리장치(10-1)의 내부에 있는 입/출력 직렬 단자와 제 1타임 스위치를 연결하는 타임 스위치 정합부(10-2)와; 상기 타임 스위치 정합부(10-2)를 통해 입력되는 데이타의 속도를 시스템 내부에서 사용하는 속도로 변경시키는 속도 정합부(10-3)와; 각종 예외처리 신호(인터럽트 신호)를 입력받아 이에 대한 처리를 하여, 다중 프로토콜 처리장치(10-1)로 전송하는 인터럽트 처리부(10-4)와; 제어 프로그램을 저장하는 EP-롬(10-5)과; 기본적인 기억장소인 S-램(10-6)과 상기 EP-롬(10-5) 및 S-램(10-6)들과 다중 프로토콜 처리장치(10-1)를 연결하는 어드레스 버스 및 데이타 버스를 적절히 정합하기 위한 어드레스 정합부(10-7) 및; 상기 다중 프로토콜 처리장치(10-1)에서 데이타를 상위로 보고할시, 상호간의 버스 정합을 담당하는 신호전송그룹(Signal Transmit Group : 이하 STG라 칭한다) 버스 정합부(10-8)로 이루어진다.
상기 제 2 레벨 2처리부(10′)는 중앙처리장치(CPU)와, 직접기억장소 접근게어기(Direct Memory Access Controler : DMAC)와, 직렬 입/출력 단자 3개와, 타이머 및 예외 처리부를 포함하여 이루어져, 시스템 각 부를 제어하는 다중 프로토콜 처리장치(10-1′)와; 상기 다중 프로토콜 처리장치(10-1)의 내부에 있는 입/출력 직렬 단자와 제 2타임 스위치를 연결하는 타임 스위치 정합부(10-2′)와; 상기 타임 스위치 정합부(10-2′)를 통해 입력되는 데이타의 속도를 시스템 내부에서 사용하는 속도로 변경시키는 속도 정합부(10-3′)와; 각종 예외처리 신호(인터럽트 신호)를 입력받아 이에 대한 처리를 하여, 다중 프로토콜 처리장치(10-1′)로 전송하는 인터럽트 처리부(10-4′)와; 제어 프로그램을 저장하는 EP-롬(10-5′)과; 기본적인 기억장소인 S-램(10-6′)과; 상기 EP-롬(10-5′) 및 S-램(10-6′)들과 다중 프로토콜 처리장치(10-1′)를 연결하는 어드레스 버스 및 데이타 버스를 적절히 정합하기 위한 어드레스 정합부(10-7′) 및; 상기 다중 프로토콜 처리장치(10-1′)에서 데이타를 상위로 보고할시, 상호간의 버스 정합을 담당하는 STG 버스 정합부(10-8′)로 이루어진다.
즉, 상기 제 1 레벨 2처리부(10)와 제 2 레벨 2처리부(10′)는 서로 동일한 구조로 구성되어 지며, 상기 다중 프로토콜 처리장치(10,10′)는 ′MC68302′를 사용한다.
상기와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.
각각의 타임 스위치를 통해 2.048MHz로 입력된 데이타는, 상기 데이타를 쉬프트 시키고, 이어 래치시겼다가 64KHz에 동기시켜 출력하는 속도정합부(10-3)에서 64KHz로 속도 변환되어 4개의 채널로 분할된 후, 다중 프로토콜 처리장치(10,10′)로 각각 입력된다.
상기 데이타가 입력되면 다중 프로토콜 처리장치(10,10′)는 이에 대한 처리를 하여, 상위로 보고할 내용은 STG 버스 정합부(10-8,10-8′)를 통해 상위로 보고하고, 그 나머지는 자체 처리한다.
이때 다른 부(도면에는 도시하지 않음)에서 인터럽트가 걸려 오면 에에 대한 처리는 인터럽트 처리부(10-7,10-7′)에서 처리 한후, 다중 프로토콜 처리장치(10,10′)로 보낸다.
이와 같이 타임 스위치를 통해 입력되는 데이타를 처리하는 방식은 EP-롬(10-5,10-5′)에 저장된 제어 프로그램인 펌웨어에 따라 동작하며, 이들 어드레스에 대한 처리는 어드레스 정합부(10-7,10-7′)에서 처리한다.
또한 상기 시험용 입/출력 단자(11)는 제 1 레벨 2처리부(10)와, 제 2 레벨 2처리부(10′)로 이루어진 STCA 보드를 모니터링 하여 그 성능을 테스트 할때 사용하는 단자이고, 클럭공급/리셋 구동부(13)는 시스템에 전원이 공급되어 지면 각 부에 클럭을 공급하며, 양방향 기억장치(12)를 이용해 유지보수를 담담하는 SMPA와 데이타를 주고 받는다.
제 2도는 상기와 같이 동작하는 과정 중 타임 스위치를 통해 입력된 데이타에서 상위로 보고할 내용이 있을때, 그때의 동작을 나타내는 타이밍도 즉, STG 버스 타이밍도로, 외부에서 타임 스위치를 통해 클럭(NTXCLK)이 입력되면, 채널 0에 대한 동기신호(NSYNCO)에 의하여 자체 카운터가 각각의 다른 초기값에서 카운터를 시작하여 20(지연시간 카운터 값)이 되는 순간 출력 데이타를 상위로 전송한다.
즉, 'NSYNCO' 신호가 하이 상태가 되고, 'AST TCO' 신호가 로우가 된 상태에서 STG 버스 데이타를 출력한다.
이때 도면에 표기된 'AST INO'와 '/AST' 신호는 하나의 채널(0 채널에 대해 너무 오랜 시간을 할당하는 것을 방지하기 위해 사용하는 것으로, 시스템 신호 흐름을 제어하는데 사용되며, 여기서 '/AST'신호의 '/'는 이 신호가 로우일때 동작(유효)한다는 것을 의미한다.
이와 같이 본 발명은, 입/출력 직력 단자가 3개씩 존재하는 다중 프로토콜 처리장치를 두개 사용하여, 각 제 1 레벨 2처리부(10)와 제 2 레벨 2처리부(10′)를 하나의 STCA 보드에 구성하는 바, 이는 각 부 마다 2개의 채널을 입력 받아 처리하고, 나머지 하나의 단자는 상위 보고 단자로 사용하므로 결과적으로는, STCA 하나의 보드를 가지고 4개의 채널을 처리하는 것이고, 상위로 보고하는 것은 2채널이므로 기존에 4채널에 대해 4개의 입/출력 직력 단자에서 상위보고를 받던 것을 반으로 줄이게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 기존에 하나의 STCA 보드에서 하나의 채널을 수용하도록 되어 있는 것을 4개의 채널을 수용할 수 있도록 하므로써 STCA의 효율을 4배로 향상시키고, 반대로 상위 보고체계는 반으로 줄여 2배의 효율적인 STG 버스를 구현하는 효과가 있다.
Claims (4)
- 전전자 교환기 내에서 사용하는 신호처리어셈블리(STCA) 장치에 있어서, 제 1타임 스위치를 통해 입력되는 신호에서 레벨 2에 대한 처리를 하는 제 1 레벨 2처리부(10)와; 제 2타임 스위치를 통해 입력되는 신호에서 레벨 2에 대한 처리를 하는 제 2 레벨 2처리부(10′)와; 상기 각 레벨 2처리부(10,10′)를 포함하여 구성된 STCA 보드 각각의 부분을 모니터링 하는 등의 테스트를 용이하도록 하기 위해 설치한 시험용 입/출력 직력 단자(11)와; 상기 제 1 레벨 2처리부(10)와 제 2 레벨 2처리부(10′)가 동작할 시, 이들의 상태를 저장하고, 이어 이 상태를 유지보수를 담당하는 SMPA에 보고하며, 그에 대한 명령을 받는 양방향 기억장치(DP-RAM)(12) 및; 각 부에 기본적인 클럭을 제공하며, 최초 전원이 입력될때 동작하는 클럭공급/리셋 구동부(13)를 포함하여 구성하는 것을 특징으로 하는 전전자 교환기 내 신호처리어셈블리(STCA) 1개 보드 당 4채널 처리장치.
- 제 1항에 있어서, 상기 제 1 레벨 2처리부(10)는 중앙처리장치(CPU)와, 직접기억장소접근제어기(Direct Memory Access Controler : DMAC)와, 직력 입/출력 직력 단자 3개와, 타이머 및, 예외 처리부를 포함하여 이루어져, 시스템 각부를 제어하는 다중 프로토콜 처리장치(10-1)와; 상기 다중 프로토콜 처리장치(10-1)의 내부에 있는 입/출력 직력 단자와 제 1타임 스위치를 연결하는 타임 스위치 정합부(10-2)와; 상기 타임 스위치 정합부(10-2)를 통해 입력되는 데이타의 속도를 시스템 내부에서 사용하는 속도로 변경시키는 속도 정합부(10-3)와; 각종 예외처리 신호(인터럽트 신호)를 입력받아 이에 대한 처리를 하여, 다중 프로토콜 처리장치(10-1)로 전송하는 인터럽트 처리부(10-4)와; 제어 프로그램을 저장하는 EP-롬(10-5)과; 기본적인 기억장소인 S-램(10-6)과; 상기 EP-롬(10-5) 및 S-램(10-6)들과 다중 프로토콜 처리장치(10-1)를 연결하는 어드레스 버스 및 데이타 버스를 적절히 정합하기 위한 어드레스 정합부(10-7) 및; 상기 다중 프로토콜 처리장치(10-1)에서 데이타를 상위로 보고할시, 상호간의 버스 정합을 담당하는 신호전송그룹(STG) 버스 정합부(10-8)로 이루어지고, 상기 제 2 레벨 2처리부(10′)는 상기 제 1 레벨 2처리부(10)와 동일한 구성으로 이루어지는 것을 특징으로 하는 전전자 교환기 내 신호처리어셈블리(STCA) 1개 보드 당 4채널 처리장치.
- 전전자 교화기 내에서 사용하는 신호처리어셈블리(STCA) 보드를 구성하는 방법에 있어서, STCA 보드 내부에 각각의 타임 스위치로 부터 입력되는 데이타를 받아들여 처리하는 각 레벨 2처리부(10,10′)를 구성하고, 상기 레벨 2처리부 내부에는 입/출력 직력 단자가 3개인 다중 프로토콜 처리장치를 사용하여, 상기 3개의 입/출력 직력 단자 중 2개의 단자는 타국의 신호선 2개 채널을 처리하는데 이용하고, 나머지 하나의 채널을 자국 상위로 보고하기 위한 입/출력 단자로 이용하므로써, 결과적으로는 하나의 STCA 보드로 4개의 채널을 처리하도록 하는 것을 특징으로 하는 전전자 교환기 내 신호처리어셈블리(STCA) 1개 보드 당 4채널 처리방법.
- 제 3항에 있어서, 상기 각 레벨 2처리부는 입력된 2개의 채널을 처리하고, 이에 대한 상위 보고는 하나의 입/출력 직렬 단자를 이용하여 보고 하므로써, 4채널에 대한 4개의 상위 보고체계를, 4채널에 대한 2개의 상위 보고체계로 줄이는 것을 특징으로 하는 전전자 교화기 내 신호처리어셈블리(STCA) 1개 보드 당 4채널 처리방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940040438A KR100311856B1 (ko) | 1994-12-31 | 1994-12-31 | 전전자교환기내신호처리어셈블리(stca)1개보드당4채널처리장치및그방법 |
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|---|---|---|---|
| KR1019940040438A KR100311856B1 (ko) | 1994-12-31 | 1994-12-31 | 전전자교환기내신호처리어셈블리(stca)1개보드당4채널처리장치및그방법 |
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| KR960028625A KR960028625A (ko) | 1996-07-22 |
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- 1994-12-31 KR KR1019940040438A patent/KR100311856B1/ko not_active IP Right Cessation
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| KR960028625A (ko) | 1996-07-22 |
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