KR0124185B1 - 전전자 교환기에 있어서 이중화된 하위프로세서 제어용 그로벌 버스 정합회로 - Google Patents

전전자 교환기에 있어서 이중화된 하위프로세서 제어용 그로벌 버스 정합회로

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KR0124185B1 KR1019940032329A KR19940032329A KR0124185B1 KR 0124185 B1 KR0124185 B1 KR 0124185B1 KR 1019940032329 A KR1019940032329 A KR 1019940032329A KR 19940032329 A KR19940032329 A KR 19940032329A KR 0124185 B1 KR0124185 B1 KR 0124185B1
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Abstract

본 그로벌 버스 정합회로 전전자 교환기에 있어서 하위프로세서를 2중화 구성시 그로벌 버스의 규격변동 없이 최소한의 회로변경으로 이중화된 하위프로세서의 제어가 가능하도록 한 것이다. 이를 위하여 본 회로는 이중화된 그로벌 버스신호를 주프로세서 하드웨어장치와 하위프로세서 하드웨어 정합장치간에 전송하는 케이블 ; 케이블과 접속되어 있는 버스코넥터를 구비한 하위프로세서 하드웨어 정합장치의 백보드 회로팩 ; 하위프로세서 하드웨어 정합장치 내에 이중화구조로 실장되어 해당되는 프로세서를 제어하기 위한 하위프로세서(PP) ; 및 백보드 회로팩 내의 버스코넥터와 접속되어 이중화된 버스신호를 이중화된 하위프로세서와 정합하기 위하여 버스를 구동하는 버스구동회로팩을 포함하도록 구성된다.

Description

전전자 교환기에 있어서 이중화된 하위프로세서 제어용 그로벌 버스 정합회로
제1도는 종래의 하위프로세서를 제어하기 위한 그로벌 버스 구성도이고,
제2도는 제 1도에 도시된 하위프로세서 하드웨어 정합장치에서의 그로벌 버스(GLOBAL BUS) 정합회로도이고,
제3도는 전전자교환기에서 이중화된 하위프로세서를 제어하기 위한 그로벌 버스 구성도이고,
제4도는 본 발명에 따라 제 3 도에 도시된 하위프로세서 하드웨어 정합장치에 적용되는 그로벌 버스 정합회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
310 : 주프로세서 하드웨어장치 301~303 : 하위프로세서 하드웨어 정합장치
304 : 전원공급회로 팩A 305 : 전원공급회로 팩B,
306 : PP(Peripheral Processor)회로팩 A 308 : PP회로팩B
307 : 버스구동 회로팩 309 : 가입자 회로팩
315,316 : 백보드 회로팩.
본 발명은 전전자 교환기에 있어서 하위프로세서 제어에 이용되는 그로벌 버스(Global bus) 정합회로에 관한 것으로, 특히 이중화된 하위프로세서 제어에 이용하기 위한 그로벌 버스 정합회로에 관한 것이다.
전전자 교환기는 주된 기능을 처리하기 위한 주프로세서에 대한 하드웨어와 가입자 정합이나 중계선 정합과 같은 하위프로세서를 처리하는 다수의 하드웨어 정합장치를 별도로 구비하여 각각 해당되는 백보드(Back-board) 회로팩에 실장하고, 공통접속로인 그로벌 버스를 이용하여 다수의 하위프로세서 하드웨어 정합장치를 주프로세서에 의해 제어하는 구조로 이루어져 있다. 여기서 그로벌 버스는 다수의 제어계가 동일한 일을 기능분담에 의해서 처리하는 시스템에서 서로 간의 통신경로를 제공해 주는 공통접속로이다.
이러한 전전자 교환기는 주프로세서 하드웨어장치에 실장되는 주프로세서(MP ; Main Processor, 이하 MP라 함)를 이중화하여 시스템의 신뢰성 향상을 도모하고 있다. 즉, 동일한 기능을 수행하는 주프로세서를 2개 구비하고 구동하고 있는 일측의 주프로세서의 이상발생시 스탠바이(Stand-by)상태를 유지하고 있던 다른 일측의 주프로세서를 동작시켜, 시스템을 구동하는데 있어서 프로세서의 이상발생으로 인한 에러가 발생되지 않도록 하고 있다. 그러나 하위프로세서의 경우에는 아직까지 단일프로세서 구조로 이루어져 있다.
제 1 도는 상술한 바와 같이 주프로세서를 이중화한 주프로세서 하드웨어장치가 단일 프로세서구조로 이루어진 하위프로세서 하드웨어 정합장치를 그로벌 버스구조로 제어하는 구성도로서, 전화 가입자를 수용하는 하위프로세서 하드웨어 정합장치가 6개 접속된 경우를 예로 든 것이다.
즉, 주프로세서 하드웨어장치(105)는 이중화된 MP(Main Processor, 이하 MP라 함)회로팩A,B(102,103)와 각 MP회로팩A,B(102,103)에 전원을 공급하는 전원공급 회로팩(101,104)을 포함하도록 구성되고, 하위프로세서 하드웨어 정합장치들(110,122,124)은 하나의 PP(Peripheral Processor, 이하 PP라 함)회로팩(112)과 가입자 관련기능을 수행하기 위한 가입자 회로팩(113) 및 PP회로팩(112)와 가입자 회로팩(113)에 전원을 공급하기 위한 전원공급회로팩(111)을 포함하도록 구성된다. 또한, 하위프로세서 하드웨어 정합장치들(110,122,124) 내의 하위프로세서 제어를 위한 그로벌 버스는 HDLC(High Data Link Connection)프로토콜을 사용하여 상술한 주프로세서 하드웨어장치(105)의 버스케이블 코넥터(126,127)과 하위프로세서 하드웨어 정합장치(110)의 버스코넥터(115)와 동일 구성의 하위프로세서 하드웨어 정합장치(122,124)의 버스코넥터(도시되지 않음)를 통하여 버스케이블을 연결하여 구성되며, 각 제어프로세서(102,103,119)는 그로벌 버스정합을 위한 버스구동회로를 내장하도록 구성된다. 이 때 그로벌 버스의 신호는 다음과 같다.
* ASSERT신호 : 버스에 연결된 어느 한 프로세서가 버스를 점유하였음을 알리는 신호.
* CLOCK신호 : 보오레이트(BAUD RATE)클럭신호.
* FRAME신호 : 프레임 클럭신호.
* DATA신호 : 데이타신호.
버스의 각 신호에 대한 종단저항연결은 백보드 회로팩(106)에서 이루어진다. 상술한 각 프로세서(102,103,112) 내의 그로벌 버스정합회로는 상술한 신호를 A채널, B채널로 이중화하여 특정버스신호의 장애로 인한 그로벌 버스의 장애에 대처하도록 구성되어 있다. 따라서 그로벌 버스 케이블에는 A채널 버스, B채널 버스가 동시에 수용된다. 이와 같이 A채널과 B채널버스를 동시에 수용하는 그로벌 버스 케이블(116)이 하위프로세서 하드웨어 정합장치(110)의 백보드 회로팩(114)을 거쳐 PP회로팩(112)가 연결되도록 하는 그로벌 버스 정합회로는 제 2 도에 도시된 바와 같다.
제 2 도는 상술한 바와 같이 2중화된 버스신호를 대처하기 위하여 PP회로팩(112)은 제 1 버스구동부(1122)와 제 2 버스구동부(1123)를 내장하고, 버스정합을 위하여 상술한 제 1 버스구동부(202)와 제 2 버스구동부(203)의 구동을 제어하기 위한 버스정합제어부(201)를 내장하고, 버스정합제어부(1121)와 제 1 버스구동부(1122) 및 제 2 버스구동부(1123)간에 전송되는 TX는 ASSERT신호와 DATA신호로 이루어지고, A-RX와 B-RX는 ASSERT신호, CLOCK신호, FRAME신호 DATA신호로 이루어진다. 또한 백보드 회로팩(114)은 PP회로팩(119)의 제 1 버스구동부(202)와 제 2 버스구동부(203)를 거쳐 입출력되는 신호가 버스케이블과 연결될 수 있도록 케이블접속 코넥터(1141)와 케이블 코넥터(1141)와 PP회로팩(112)간 신호경로를 제공한다.
이와 같은 형태로 구성된 그로벌 버스 정합회로는 PP회로팩(112)에서 데이타 송신시 TXEN신호를 구동함으로써 제 1 버스구동부(1122)와 제 2 버스구동부(1123)로 입력되는 TX신호가 백보드회로팩(130)쪽으로 출력되도록 동작하고, 백보드 회로팩(114)으로 부터 입력되는 신호는 제 1 버스구동부(1122)를 거친 A-RX신호와 제 2버스구동부(1123)를 거친 B-RX신호를 항상 수신하는 버스정합제어부(201)에서는 버스정합제업(201)로 입력되는 A/B EN신호에 의해 A-RX신호와 B-RX신호 중 어느 한 신호만 최종수신처리하도록 처리한다. 여기서 A/B EN신호는 PP회로팩(112) 내의 프로세서에서 생성되는 제어신호이다.
이와 같이 하위프로세서 하드웨어 정합장치(110)는 그로벌 버스와의 정합을 수행하기 위하여 하위프로세서 회로팩(PP회로팩) 내부에 버스구동부를 내장하게 되는데, 현재 사용되고 있는 버스구동용 칩(여기서는 'DS3666'을 사용)의 특성상 MP 및 PP가 수용할 수 있는 회로팩이 8개 이하로 제한되므로 시스템의 신뢰도를 향상하기 위하여 PP를 이중화하게 될 경우에는 그로벌 버스의 버스구동신호규격을 변경하여야 하는 문제가 발생한다.
따라서 본 발명의 목적은 전전자 교환기에 있어서 하위프로세서를 2중화 구성시 그로벌 버스의 규격변동 없이 최소한의 회로변경으로 이중화된 하위프로세서의 제어가 가능한 그로벌 버스 정합회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 회로는, 이중화된 주프로세서(MP)를 실장하고 있는 주프로세서 하드웨어장치가 적어도 2개 이상의 하위프로세서 하드웨어 정합장치를 그로벌 버스구조로 제어하는 전전자 교환기에서 상기 하위프로세서 제어를 위한 그로벌 버스정합회로에 있어서 ; 이중화된 그로벌 버스신호를 상기 주프로세서 하드웨어장치와 상기 하위프로세서 하드웨어 정합장치간에 전송하는 케이블 ; 상기 케이블과 접속되어 있는 버스코넥터를 구비한 상기 하위프로세서 하드웨어 정합장치의 백보드 회로팩 ; 상기 하위프로세서 하드웨어 정합장치 내에 이중화구조로 실장되어 해당되는 프로세서를 제어하기 위한 하위프로세서(PP) ; 및 상기 백보드 회로팩 내의 상기 버스코넥터와 접속되어 상기 이중화된 버스신호를 상기 이중화된 하위프로세서와 정합하기 위하여 버스를 구동하는 버스구동회로팩을 포함함을 특징으로 한다.
이어서 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세하게 설명하기로 한다.
제 3 도는 전전자 교환기에 있어서 하위프로세서 이중화시 하위프로세서 제어 그로벌 버스 구성도로서, 이중화 구조를 갖는 MP회로팩 A,B(312,313)과 MP회로팩 A,B(312,314)를 구비한 각각 전원을 공급하기 위한 전원공급회로팩(311,314)를 구비한 주프로세서 하드웨어장치(310), 이중화 구조를 갖는 PP회로팩 A,B(306,308)와 별도의 버스구동회로팩(307), 최대 16장까지 제어가 가능한 가입자 회로팩(309), 사용되는 PP회로팩(306,308)에 따라 해당되는 PP회로팩(306,309) 및 버스구동 회로팩(307), 가입자 회로팩(309)에 전원을 공급하기 위한 전원공급 회로팩A,B(304,305)을 구비한 하위프로세서 하드웨어 정합장치(303), 하위프로세서 하드웨어 정합장치(303)과 동일한 구조를 갖는 5개의 하위프로세서 하드웨어 정합장치(301,302)를 그로벌 버스 구조로 데이터를 송수신할 수 있도록 구성되어 있다.
이와 같이 구성된 제 3 도의 그로벌 버스구조는 다음과 같이 운용한다. 즉, 주프로세스 하드웨어장치(310)의 MP회로팩A(312)를 버스신호의 종단으로 하고, 백보드 회로팩(316)의 버스코넥터(317)를 통하여 하위프로세서 하드웨어 정합장치(303)의 버스코넥터(319)를 통하여 버스구동회로팩(307)을 통하여 PP회로팩 A,B(306,308)에 제공되며 또 다른 하위프로세서 하드웨어 정합장치(302,301)를 통하여 주프로세서 하드웨어장치(310)의 버스코넥터(318)를 통하여 MP회로팩 B(313)에서 종단되도록 운용된다. 버스의 각 신호에 대한 종단저항은 백보드 회로팩(316)에서 이루어진다.
제 4 도는 하위프로세서 하드웨어 정합장치(303) 내의 그로벌 버스 정합회로의 상세도로서, 버스정합제어부(3061,3081)와 데이터송수신을 위한 버퍼들(3062,3063,3064,3065,3082,3083,3084,3085)를 각각 내장하도록 구성된 이중화 구종의 PP회로팩 A,B(306,308)와, 이중화된 채널로 데이터를 송수신하는 그로벌 버스의 신호규격에 적합하도록 2개의 제1 및 제2 버스구동부(3071,3072)로 이루어진 버스구동 회로팩(307), 그로벌 버스 케이블과 버스구동 회로팩(307) 내의 제1 및 제 2 버스구동부(3071,3072)간을 연결하는 버스코넥터(3031)와 PP회로팩(306,308)과 버스구동회로팩(307) 및 버스코넥터(30301)간의 데이터전송로로 이루어진 백보드 회로팩(303)으로 구성된다. 특히 버스구동 회로팩(307)에서 사용된 제1 및 제 2 버스구동부(3071,3072)는 제 2도에 도시된 제1 및 제 2 버스구동부(1122,1123)와 동일한 구조를 갖는 것으로, 본 실시예에서는 'DS3662'칩에 해당된다.
이와 같이 구성된 제 4 도는 다음과 같이 동작된다.
우선, 각 PP회로팩 A,B(306,307)와 버스구동회로팩(307)은 제 3 도에 도시된 바와 같이 해당되는 전원공급회로팩(304 또는 305)으로 부터 +5V/DC전원을 공급받는다. 그리고 PP회로팩A(306, 이하 PPA라 함)와 PP회로팩B(308, 이하 PPB라 함)은 이중화 동작을 함으로써, 어느 한 쪽이 액티브동작을 하면 다른 한 쪽은 스탠바이상태를 유지하도록 동작된다.
이러한 PPA(306)에서 출력되는 A-TX신호(버스신호 중 ASSERT신호와 DATA신호로 구성된 신호)는 3상버퍼의 형태를 갖는 A-TX버퍼(3062)를, PPB(308)에서 출력되는 B-TX신호(상술한 A-TX와 같은 용도의 신호임)는 3상버퍼의 형태를 갖는 A-TX버퍼(3082)를 거쳐서 백보드 회로팩(303)으로 전송되어 연결 논리합(Wired OR)되어 버스구동회로팩(307)의 제1 및 제 2 버스 구동부(3071,3072)로 각각 입력된다. 이처럼 입력된 신호를 백보드 회로팩(303)으로 출력하기 위하여 TXEN신호가 구동되어야 한다. 이 TXEN신호는 PPA(306)에서 출력되는 TXDRIVE신호와 PPB(308)에서 출력되는 TXDRIVE신호가 각각 대응되는 오픈콜렉터 버퍼(3065,3082)를 거쳐 백보드 회로팩(303)에서 연결 논리곱(Wired AND)되어 발생되는 것으로, PPA(306)나 PPB(308) 중 어느 한 쪽의 하위 프로세서에서 TXDRIVE신호를 구동하면 TXEN신호는 구동된다.
PPA(306)가 그로벌 버스로 데이터를 송신하고자 하는 경우, 버스정합제어부(3061)는 자신의 하위프로세서(도시되지 않음)가 액티브상태인지를 판별하는 ACTIVE신호를 수신하고, ACTIVE신호가 인에이블상태(즉, 자신의 하위프로세서가 액티브상태)이면 TXEN신호를 구동하여 A-TX신호가 버퍼(3062)를 거쳐 버스구동회로팩(307)의 제 1 버스구동부(3071)와 제 2 버스구동부(3072)로 입력되도록 하며 동시에 TXDRIVE신호를 구동하여 A-TX신호가 제 1 버스구동부(3071)와 제 2 버스구동부(3072)를 거쳐 백보드회로팩(303)으로 전송되도록 한다.
한편, PPB(308)이 그로벌 버스로 데이터를 송신하고자 하는 경우, 버스정합제어부(3081)는 자신의 하위프로세서가 액티브상태로 동작하는지를 판별하는 액티브신호를 수신하고, 이 신호가 인에이블상태가 되면 TXEN신호를 구동하여 A-TX신호가 버퍼(3082)를 통해 버스구동회로팩(307)의 제 1 버스구동부(3071)와 제 2 버스구동부(3072)로 입력되도록 하며 동시에 TXDRIVE신호를 구동하여 A-TX신호가 제 1 버스구동부(3071)와 제 2 버스구동부(3072)를 거쳐 백보드회로팩(303)으로 전송되도록 한다.
그로벌 버스 케이블을 통해 수신되는 버스신호는 버스구동회로팩(307)의 제1 및 제 2 버스구동부(3071,3072)를 통하여 수신되는데, 제 1 버스구동부(3071)에서 수신된 ARX신호는 PPA(306)의 버퍼(3063)를 거쳐 PPA(306)의 버스정합제어부(3061)로 인가되고, 동시에 PPB(308)의 버퍼(3084)를 거쳐 버스정합제어부(3081)로 입력된다.
PPA(306)의 버스정합제어부(3061)는 입력된 A/B EN신호에 의하여 A-ARX신호를 수신하고자 할 때에는 ARX수신버퍼(3063) 인에이블신호인 A-AEN신호를 인에이블하고, A-BRX신호를 수신하고자 할 때에는 BRX신호 수신버퍼(3064)를 인에이블 하는 A-BEN신호를 인에이블한다.
또 PPB(308)의 버스정합제어부(3081)는 인가되는 A/B EN신호에 의하여 B-ARX신호를 수신하고자 할때는 ARX신호 수신버퍼(3084)를 인에이블하는 신호인 B-AEN신호를 인에이블하고, B-BRX신호를 수신하고자 할 때는 BRX신호 수신버퍼(3085)를 인에이블하는 신호 B-BEN신호를 인에이블한다.
백보드 회로팩(303) 내의 전송로상의 저항(R1)은 버퍼(3062)와 버퍼(3082)에서 출력되는 신호의 레벨을 안정화하기 위한 풀업저항이고, 저항(R2)은 오픈 콜렉터 버퍼(3065,3083)의 신호안정화용 풀업저항이다.
상술한 바와 같이 본 발명은 전전자 교환기에 있어서 하우제어계를 그로벌 버스구조로 제어하는데 있어서 사용되는 버스구동칩을 하위프로세서 회로팩과 별도로 구비함으로써, 하위프로세서의 이중화 구현시 버스구동칩의 제약조건으로 인한 그로벌 버스의 규격변동을 막을 수 있는 이점이 있다.

Claims (4)

  1. 이중화된 주프로세서(MP)를 실장하고 있는 주프로세서 하드웨어장치가 적어도 2개 이상의 하위프로세서 하드웨어 정합장치를 그로벌 버스구조로 제어하는 전전자 교환기에서 상기 하위프로세서 제어를 위한 그로벌 버스정합회로에 있어서 ; 이중화된 그로벌 버스신호를 상기 주프로세서 하드웨어장치와 상기 하위프로세서 하드웨어 정합장치간에 전송하는 케이블 ; 상기 케이블과 접속되어 있는 버스코넥터를 구비한 상기 하위프로세서 하드웨어 정합장치의 백보드 회로팩 ; 상기 하위프로세서 하드웨어 정합장치 내에 이중화구조로 실장되어 해당되는 프로세서를 제어하기 위한 하위프로세서(PP) ; 및 상기 백보드 회로팩 내의 상기 버스코넥터와 접속되어 상기 이중화된 버스신호를 상기 이중화된 하위프로세서와 정합하기 위하여 버스를 구동하는 버스구동회로팩을 포함함을 특징으로 하는 전전자 교환기에 있어서 이중화된 하위프로세서 제어용 그로벌 버스 정합회로.
  2. 제 1 항에 있어서, 상기 하위프로세서는 해당 프로세서가 액티브상태일 때 인에이블되어 버스의 정합을 제어하는 버스정합제어부 ; 및 상기 버스정합제어부에 의해 제어되어 상기 버스구동회로팩과 버스신호를 정합하기 위하여 신호를 송수신하는 버퍼를 포함함을 특징으로 하는 전전자 교환기에 있어서 이중화된 하위프로세서 제어용 그로벌 버스 정합회로.
  3. 제 1 항에 있어서, 상기 버스구동회로팩은 상기 이중화된 그로벌 버스신호를 상기 하위 프로세서와 정합하기 위하여 이중화된 버스구동회로를 구비함을 특징으로 하는 전전자 교환기에 있어서 이중화된 하위프로세서 제어용 그로벌 버스 정합회로.
  4. 제 2 항에 있어서, 상기 백보드 회로팩은 상기 버퍼에서 출력되는 신호를 안정화하기 위한 저항을 구비한 데이터전송로를 더 구비함을 특징으로 하는 전전자 교환기에 있어서 이중화된 하위프로세서 제어용 그로벌 버스 정합회로.
KR1019940032329A 1994-11-30 1994-11-30 전전자 교환기에 있어서 이중화된 하위프로세서 제어용 그로벌 버스 정합회로 KR0124185B1 (ko)

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