KR100309311B1

KR100309311B1 - 스위칭디바이스,방법및장치

Info

Publication number: KR100309311B1
Application number: KR1019980701273A
Authority: KR
Inventors: 미첼 콜만트; 안토니어스 피 엥그베르센; 마르코 헤데스; 비어트 마리너스 제이 엠 반
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1996-07-09
Filing date: 1996-07-09
Publication date: 2001-11-30
Also published as: EP0848891A1; JPH10512737A; WO1998002013A1; JP3072649B2; MY118288A; KR19990044041A; DE69638095D1; US6144662A; EP0848891B1

Abstract

본 발명은 입력 포트로부터 선택된 출력 포트로 데이터 패킷을 전송하는 스위칭 디바이스에 관한 것이다. 패킷의 페이로드는 저장 수단에 저장된다. 스위치 입력보다 많은 스위치 출력을 갖고 페이로드를 저장하면서 하나의 스위치 입력과 몇 개의 스위치 출력 사이에 순차적으로 스위칭하는 스위칭 수단이 구성된다. 또한, 본 발명은 스위치 수단을 이용하여 페이로드를 순차적인 순서로 저장하는 저장 방법 및 몇 개의 스위칭 디바이스를 포함하는 스위칭 장치에 관한 것이다. 또한, 본 발명은 크기 설정가능한 모듈로서 스위칭 디바이스를 이용하는 시스템에 관한 것이다.

Description

스위칭 디바이스, 방법 및 장치{A FAST ROUTING AND NON-BLOCKING SWITCH WHICH ACCOMMODATES MULTICASTING AND VARIABLE LENGTH PACKETS}

본 발명은 고정된 크기의 데이터 패킷에 대한 스위칭 디바이스에 관한 것으로, 보다 상세하게는 ATM 패킷에 관한 것이다. 보다 구체적으로는 몇 개의 입력 포트와 몇 개의 출력 포트를 갖는 스위칭 디바이스에 관한 것으로, 이 스위칭 디바이스는 입력(incoming) 패킷의 헤더에 따라 입력 패킷을 하나 이상의 지정된 출력 포트로 전송하도록 결정된다. 또한, 본 발명은 몇 개의 입력 포트로부터 몇 개의 출력 포트로 고정된 크기의 패킷을 전송하는 방법에 관한 것으로서, 특히 ATM 패킷에 관한 것이다. 본 발명은 또한 몇 개의 스위칭 디바이스를 포함하는 스위칭 장치에 관한 것이다.

발명의 배경

아날로그 신호가 되든 영숫자(alphanumeric) 데이터가 되든, 정보를 고속으로 스위칭 한다는 것은 통신 네트워크에서 중요한 태스크이다. 네트워크 노드에서 여러 방향으로부터의 라인 또는 전송 링크가 이들 간의 정보를 교환하도록 상호 접속되는 것은 흔히 전송 지연의 원인이 된다. 한 노드에 많은 통신량이 집중되고, 특히 대부분의 통신량이 단지 몇 개의 링크만을 통과하는 경우, 지연이 증가될 뿐만 아니라 심지어 정보가 손실되는 일도 흔히 발생한다. 따라서 고속 라우팅을 허용하고 적어도 부분적으로 차단되지 않는 스위칭 노드를 갖는 것이 바람직하다.

EP 312628에는 통신 네트워크의 다수의 입력 및 출력 전송 링크를 상호 접속하거나, 또는 입/출력 컴퓨터 및 워크스테이션 접속 링크간의 데이터를 교환하는 스위칭 장치가 기술되어 있다. 또한, 알려져 있는 패킷 포맷도 기술되어 있다.

스위칭 기술에 대한 종래 기술의 개략적인 내용은 인터넷 페이지 www.zurich.ibm.com/Technology/ATM/SWOCPWP에 주어져 있으며, 여기서 PRIZMA 칩이 소개되고 있다. 이 주제에 관한 다른 정보원은 더블유. 이. 덴젤(W. E. Denzel), 에이. 피. 제이. 엥그버센(A. P. J. Engbersen), 아이. 일리아디스(I. Iliadis)의 "A flexible shared-buffer switch for ATM at Gbit/s rates", Computer Networks and ISDN Systems, (0169-7552/94), Elsevier Science B.V., Vol.27, No.4, pp, 611-624이 있다.

PRIZMA 칩은 300-400 Mbit/s의 포트 속도를 제공하는 16 개의 입력 포트 및 16 개의 출력 포트를 갖는다. 스위치의 원리는 먼저 완전 병렬인 I/O 라우팅 트리를 통해 입력 패킷을 라우팅하고, 그 다음에 이 라우팅된 패킷을 출력 버퍼에 큐잉(queuing)하는 것이다. 이것 외에도 칩은 데이터(페이로드) 및 제어(헤더)의 흐름 간의 분리를 이용한다. 동적으로 공유되는 출력 버퍼 저장 장치에는 페이로드만이 저장된다. 이러한 아키텍처에 의해 헤드-오브-더-라인-큐잉(head-of-the-line- queueing)이 방지된다. PRIZMA 칩은 크기 설정가능한 아키텍처를 갖고, 따라서 포트 속도, 포트의 수 및 데이터 처리량이 증가될 수 있는 많은 확장 능력을 제공한다. 이러한 확장은 PRIZMA의 모듈적인 사용에 기초하여 실현될 수 있다. 또한 모듈 방식으로 단일단 또는 다중단 스위치 제조가 이루어질 수 있다.

PRIZMA 칩은 ATM, 즉 비동기 전송 모드(Asynchronous Transfer Mode)에 기초한 광역 원거리 통신에 특히 적합하다. 그러나, 이 개념은 ATM 지향의 아키텍처 환경으로 제한되지 않는다. ATM은 흔히 셀(cell)이라 불리는 짧고 고정된 길이의 패킷에 기초하고, 미래의 공중 광역 종합 디지털 통신 서비스망(Broadband Integrated Services Digital Network; BISDN)에 대한 통합 스위칭 및 전송 표준에 적용될 것이라 생각된다. 경쟁 해결(contention resolution)을 위한 PRIZMA의 토폴로지(topology) 및 큐잉(queuing) 구성은 높은 수준의 병렬성을 채용한다. 라우팅 기능은 자동 라우팅으로 불리는 하드웨어 레벨의 분산 방식으로 수행된다. ATM 패킷은 몇 개의 패킷 유형, 특히 상이한 페이로드 크기를 갖는 패킷 유형으로 분류되고, PRIZMA 칩은 64 바이트 한도의 페이로드를 갖는 패킷만을 처리한다. 그러나, 또한 12, 16, 32 또는 48 바이트를 갖는 패킷 페이로드가 흔히 전송된다.

PRIZMA에서의 공유 메모리 섹션의 전형적인 크기는, 그들의 크기와는 상관없이 최대 128 개의 패킷을 저장할 수 있도록, 64 바이트의 셀 길이를 갖는 128 개의 저장 셀을 포함한다. PRIZMA 칩이 속도 확장 모드로 이용되어 4 개의 칩이 병렬로 동작하고 각각의 칩이 4분의 1의 페이로드를 수신하는 경우, 자동적으로 더 작은 페이로드가 생성되는데, 이는 많은 양의 메모리가 사용되지 않음을 의미한다.

또한, 메모리 내 페이로드의 기록 및 판독 프로세스는 동기적인데, 이는 비동기적으로 도달하는 패킷은 모든 저장 셀에 대한 공통의 기록 포인터가 모든 전송셀에 대해 제1 바이트를 전달할 때까지 대기해야 함을 의미한다. 이로 인해 63 클럭 사이클 한도의 부가적인 지연이 야기될 수 있다.

발명의 목적 및 장점

따라서 본 발명의 목적은 입력되는 고정된 크기의 데이터 패킷을 다수의 입력 포트로부터 다수의 출력 포트로 전송하여 높은 패킷 처리량을 제공하는 스위칭 디바이스를 제공하는 데 있다.

청구항 1에 따른 디바이스는, 스위치가 비교적 높은 성능을 제공하고, 단지 비교적 작은 크기의 구성 요소, 특히 감소된 출력 수, 보다 구체적으로는 저장 수단이 갖는 저장 셀보다 적은 출력을 갖는 입력 수단을 이용하는 장점을 나타낸다.

청구항 1의 종속항은 청구항 1에 청구된 본 발명의 유용한 개선 및 향상을 나타내는 각종 디바이스를 나타낸다.

청구항 2에 따른 디바이스는 가능한 한 가장 작은 크기를 갖는 패킷 유형의 경우 저장 공간이 최소로 낭비되나 가장 큰 크기의 패킷 유형의 페이로드를 저장할 가능성이 유지된다는 장점을 나타낸다. 따라서 스위칭 디바이스는 어떤 패킷 유형이 처리되어야 할 지가 프로그램될 수 있고 이에 의해 각종 패킷 유형에 대한 최적의 저장 공간 활용도를 제공한다.

상기 스위칭 디바이스에 의해 처리되는 것으로 사전설정된 가장 큰 크기의 패킷 유형을 갖는 하나의 패킷의 전체 페이로드를 저장하는 데에 이들 저장 셀 크기의 총합이 충분하도록 하나의 스위칭 수단에 접속된 저장 셀의 수가 선택되는 경우, 어떠한 패킷 유형의 경우에도, 상기 스위칭 수단에 접속된 저장 셀은 한 패킷 페이로드를 모두 저장하는데 충분하다. 따라서 한 패킷 페이로드를 저장하기 위해 그 전용된 저장 셀을 갖는 단 하나의 스위칭 수단만이 어드레스될 필요가 있다. 또한, 이 크기 설정 규칙은 저장 수단이 이러한 저장 셀 그룹으로 나누어지는 경우 각각의 그룹이 서로 독립적으로 기록될 수 있기 때문에 바람직하다.

몇 개의 출력 포트가 동일한 저장 그룹을 동시에 액세스하기를 원할 가능성이 낮다는 사실을 이용하여 하드웨어 및 소프트웨어의 양이 낮게 유지될 수 있기 때문에 다수의 저장 셀을 포함하는 단일 저장 그룹에 단 하나의 그룹 출력 제어 수단이 할당되는 것이 바람직하다. 흔히 패킷 버스트는 평균 통신량으로 발생되는데, 즉 후속의 패킷이 동일한 출력 포트를 향하고 있으므로, 동일한 저장 그룹을 동시에 액세스할 가능성이 낮다. 버스트에 의해, 흔히 전체 저장 그룹은 동일한 출력 포트에 대해 지정되는 데이터를 포함한다. 성능 저하가 적을 가능성에 대한 두 번째 이유는 한 시점에서 출력 포트 전부가 분주한 상태로 되는 것은 아니고, 저장 그룹이 항상 전부 채워지는 것은 아니기 때문이며, 마지막 이유로는 출력 포트보다 훨씬 많은 저장 그룹이 존재한다는 사실 때문이다.

각각의 출력 포트에 대해 개별적인 출력 큐를 제공하면 이들의 목적지에 도달하기 위해서 저장된 페이로드를 라우팅하는 방법이 간단하게 된다. 또한 이것은 멀티캐스트 패킷을 처리하는 매우 간단한 방법이다.

이러한 수단에 의해 페이로드가 저장되는 저장 셀에 관한 정보가 용이하게 도출가능하고 또한 이러한 수단은 상이한 패킷 유형 각각의 그룹화 인수에 대해 프로그램될 수 있기 때문에 스위치 제어 수단이 바람직하다.

데이터 패턴, 특히 각각의 패킷에 대해 비트맵을 생성하는 변환 수단은 패킷 헤더로부터 라우팅 정보를 용이하게 추출하는 수단을 나타낸다. 또한, 이는 멀티캐스트 패킷에 유용함을 보이고 있다.

패킷 헤더 내의 라우팅 정보는 할당된 데이터 패턴을 큐 제어 수단에서 수신하고 이를 출력 큐 내의 각 페이로드 어드레스의 저장을 위한 인에이블링 기능에 이용함으로써 가장 잘 이용된다. 여기서 페이로드 어드레스는 각각의 페이로드를 수신하는 저장 그룹에 속하는 저장 그룹 어드레스와, 페이로드가 저장되는 저장 셀 수의 조합으로서 정의된다. 예컨대, 몇 개의 순차적인 저장 셀을 점유하는 페이로드의 경우, 저장 셀의 수는 페이로드의 제1 바이트를 포함하는 저장 셀로서 선택될 수 있다. 또한 이것은 페이로드를 이들의 목적지에 고속으로 용이하게 라우팅하는 유용한 수단을 제공한다.

페이로드, 특히 적은 수의 바이트를 갖는 페이로드에 대한 저장 프로세스는 매우 고속이기 때문에, 몇 개의 입력 포트에 대해 어떤 페이로드가 병렬로 프로세스되는지에 대한 정보를 저장 셀이 포함하는 경우, 백프레셔(backpressure)가 더 방지될 수 있다. 예를 들면, 페이로드의 기록 프로세스가, 저장 셀이 어떤 페이로드를 포함하는 지에 관한 정보를 관리하는 것보다 고속인 경우에 백프레셔가 생성될 수 있는데, 그 이유는 저장 수단이 완전히 채워져서 입력 패킷 페이로드를 더 이상 저장할 수 없기 때문이다.

카운팅 수단이 각각의 멀티캐스트 패킷에 대해 각각의 저장 그룹을 위한 판독 프로세스의 횟수를 카운트하는 경우, 페이로드는 단 한 번만 저장될 필요가 있으며 패킷을 상실하거나 또는 모든 출력 포트에 멀티캐스트 패킷의 복사본을 제공하지 못할 위험성이 감소된다. 또한, 각각의 저장 그룹에 대해 단 하나의 카운트 수단이 제공되는 경우 이것은 멀티캐스트 패킷에 대한 상기 위험성이 낮게 유지되는데 충분하며 이와 동시에 전체 스위칭 디바이스에 필요한 카운터의 수를 감소시킨다.

인에이블링 기능 이외에 카운팅을 위한 데이터 패턴을 이용하는 것은 관련된 하드웨어 및 소프트웨어를 감소시키는 정보를 매우 효율적으로 이용하는 것이다.

카운팅 수단이 2 개의 카운터로 분할되는 경우, 구현된 카운터는 보다 덜 복잡한 단방향성의 카운팅만을 필요로 한다. 또한, 2 개의 카운터가 동시에 서로 독립적으로 동작될 수 있어 하드웨어 복잡성을 감소시킨다.

자유 저장 그룹 어드레스의 북키핑(bookkeeping)은 비점유 저장 그룹 어드레스에 대해 매우 신속한 액세스를 제공하고 저장 그룹 어드레스의 전체 내용이 판독되기 전에 저장 그룹 어드레스가 재사용될 가능성을 감소시킨다.

본 발명의 다른 목적은 순차적인 저장 셀 간을 스위칭하는 스위칭 수단을 이용하여, 저장 수단에 패킷 페이로드를 저장함으로써 다수의 입력 포트로부터 다수의 출력 포트로 입력되는 고정된 크기의 데이터 패킷을 전송하는 방법을 제공하는데 있다.

본 발명의 또 다른 목적은 상기한 몇 개의 스위칭 디바이스를 포함하는 스위칭 장치를 제공하는데 있다. 이러한 장치는 높은 포트 속도, 높은 처리량 또는 보다 많은 입력 및 출력 포트와 같은, 높은 성능을 제공한다.

스위칭 디바이스가, 예를 들어 동일한 인쇄 회로 기판(PCB) 상에서의 스위칭 디바이스의 동일한 설계로 인한 잘못된 목적지/출력 쌍을 정정하는 포트-매핑 수단을 포함하는 경우, 본 장치가 동일한 스위칭 디바이스, 보다 상세하게는 동일한 PCB로부터 형성될 수 있다.

하나의 스위칭 디바이스로서, 또는 몇 개의 스위칭 디바이스를 갖는 스위칭 장치 내에서 동일한 모듈이 이용될 수 있기 때문에, 각각의 스위칭 디바이스가 크기 설정가능한 모듈로서 중재 수단 중의 하나 및 상기 선택 수단 중의 하나와 함께 그룹화되는 경우, 생산 비용이 감소될 수 있다.

청구항 12에서 청구된 바와 같은 마스터/슬레이브 구성에 의해 높은 처리량이 성취될 수 있으므로 바람직한 것이다.

발명의 개요

본 발명의 스위칭 디바이스의 저장 셀은 스위칭 수단을 통해 함께 그룹화된다. 이렇게 하여 저장 셀의 크기는 작은 크기의 패킷 페이로드가 하나의 저장 셀에 맞도록 크기 설정될 수 있고 큰 크기의 페이로드 패킷은 후속의 몇 개의 저장 셀을 이용한다.

도 1a는 본 발명의 일 실시예인 스위치의 기능적인 블록도의 제1 부분을 도시한 도면이다.

도 1b는 본 발명의 일 실시예인 스위치의 기능적인 블록도의 제2 부분을 도시한 도면이다.

도 2는 4 개의 작은 크기의 패킷 페이로드를 갖는 저장 그룹에 대한 예를 도시한 도면이다.

도 3a는 2 개의 중간 크기의 패킷 페이로드를 갖는 저장 그룹에 대한 예를 도시한 도면이다.

도 3b는 1 개의 큰 크기의 패킷 페이로드를 갖는 저장 그룹에 대한 예를 도시한 도면이다.

도 4는 4 개의 스위칭 디바이스를 갖는 포트가 확장된 구성을 도시한 도면이다.

도 5는 4 개의 PCB를 갖는 포트가 확장된 구성을 도시한 도면이다.

도 6은 포트 매핑형(portmapping-type) 스위칭 디바이스를 갖는 포트가 확장된 구성을 도시한 도면이다.

도 7은 속도가 확장된 구성을 도시한 도면이다.

다음에는 본 발명의 예시적인 다양한 실시예가 기술되어 있다. 디바이스 및 포트의 수는 단지 예시를 위해 선택되며 본 발명의 범위를 벗어나지 않고 변경될 수 있다. 도 1 내지 3b에서는 명확성을 위해 병렬로 구성된 동일한 다수의 소자에 대해 이들 소자 중 단지 처음과 마지막을 나타내는 소자만이 도시되어 있으나, 다음의 설명에서는 모든 소자가 함께 지칭되는 것으로 되어 있다.

도 1a, 1b, 및 2에 도시된 장치는 8 개의 입력 포트(101-108)를 포함하며, 8 개의 입력 포트는 8 개의 입력 제어기(111-118)에 접속되고, 8 개의 입력 제어기들은 변환 수단의 기능을 내장한다. 상기 입력 제어기(111-118)의 각각의 하나는 8 개의 계속되는 입력 라우터(121-128) 중 대응하는 하나에 접속된다. 모든 입력 라우터(121-128)는 256 개의 라우터 접속선(4001-4256) 중 하나를 거쳐 모두 32 개의 입력 셀렉터(1301-1332) 중 하나에 접속된다. 입력 라우터(121-128), 라우터 접속 라인(4001-4256) 및 입력 셀렉터(1301-1332)가 함께 입력 수단(86)을 형성한다. 32 개의 입력 셀렉터(1301-1332)의 각각은 32 개의 셀 셀렉터 스위치(3401-3432) 중 하나를 거쳐 32 개의 저장 그룹(1401-1432)의 대응하는 하나에 접속된다. 셀 셀렉터 스위치(3401-3432)는 스위칭 수단으로서 기능한다. 각각의 저장 그룹(1401-1432)은 스위치 제어 수단으로서 자신에게 할당된 그룹 입력 제어기(1501-1532)를, 그룹 출력 제어 수단으로서 자신에게 할당된 그룹 출력 제어기(1601-1632)를 갖는다. 모든 그룹 입력 제어기(1501-1532)는 8 개의 양방향성의 라인(521-528) 중 하나를 거쳐 각각의 입력 제어기(111-118)에 접속된다. 각각의 저장 그룹(1401-1432)은 4 개의 저장 셀 그룹(6001-6128)을 포함하고 4 개의 대응하는 저장 출력을 갖는다. 따라서 4 개의 그룹으로 나누어진, 128 개의 저장 셀(6001-6128)이 존재한다. 모든 셀 셀렉터 스위치(3401-3432)는 입력 수단(86)에 접속된 하나의 스위치 입력(85)을 갖고 4 개의 스위치 출력(291, 292, 293, 294)을 가지며, 이들의 각각은 저장 그룹(1401-1432) 중 하나의 저장 셀(6001-6128)로 향한다. 저장 그룹(1401-1432)은 함께 저장 수단(87)을 형성한다. 모든 저장 그룹(1401-1432)의모든 출력은, 함께 출력 수단으로서 정의되는 8 개의 출력 라우터(171-178) 중 하나에 접속된다. 8 개의 출력 라우터(171-178)의 각각은 8 개의 출력 제어기(201-208) 중 하나에 정확하게 접속된다.

어드레스 관리자(71) 형태의 북키핑 수단은 32 개의 행 및 3 개의 열(78, 79, 80)을 갖는 저장 매트릭스를 포함하는 어드레스 룩업 테이블(72)을 포함한다. 제1 열(78)은 저장 그룹(1401-1432)의 저장 그룹 어드레스에 전용되는 비교기를 포함한다. 제2 열(79)은 제1 카운터를 포함하고, 제3 열(80)은 제2 카운터를 포함한다. 어드레스 관리자(71)는 증분 섹션(74) 및 감분 섹션(73)을 더 포함한다. 어드레스 룩업 테이블(72), 증분 섹션(74) 및 감분 섹션(73)은 함께 카운팅 수단을 형성한다. 증분 섹션(74)은 모두 8 개의 입력 제어기(111-118)에 접속되고 모두 8 개의 입력 라우터(121-128)에 접속된다. 감분 섹션(73)은 또한 8 개의 입력을 가지며, 이들은 8 개의 감분기 입력선(541-548)을 거쳐 8 개의 출력 제어기(201-208)에 접속되고 8 개의 출력 라우터(171-178)에 접속된다. 감분 섹션 및 출력 라우터(171-178) 간의 8 개의 감분기 입력선(541-548), 각각의 출력 제어기(201-208)는 32 개의 그룹 출력 제어기(1601-1632)의 각각에 또한 접속된다. 증분 섹션(74) 뿐만 아니라 감분 섹션(73)도 어드레스 룩업 테이블(72)에 접속되며, 어드레스 룩업 테이블(72)은 32 개의 큐잉 장소를 갖는 어드레스 큐(75)에 그 자신이 접속된다. 어드레스 큐(75)는 모든 입력 제어기(111-118)로 향하는 출력을 갖는다. 출력 큐 액세스 관리자(18) 형태의 큐 제어 수단은 8 개의 입력을 가지며, 이들 8 개의 입력은 8 개의 입력 제어기(121-128)에 각각 접속된다. 8 개의 입력은 각각 4개의 입력으로 된 2 개의 입력 그룹(281, 282)으로 분리된다. 모든 입력 그룹(281, 282)은 그룹 선택 스위치(19)에 접속되며, 그룹 선택 스위치(19)는 하나의 출력 그룹(30)으로서 함께 그룹화된 4 개의 출력선을 갖는다. 출력 큐 액세스 관리자(18)는 스위치 제어기(77)를 더 포함하며, 스위치 제어기(77)는 그룹 선택 스위치(19)를 제어하고 입력 제어기(111-118)로부터 도출되는 8 개의 입력을 갖는다. 8 개의 출력 큐(261-268)는 각각 4 개의 입력을 가지며, 이들은 모두 4 개의 출력선에 병렬로 접속된다. 각각의 출력 큐(261-268)는 8 개의 큐 출력선(531-538) 중 하나를 거쳐 출력 제어기(201-208) 중 하나에 링크 되고 전용된다. 출력 제어기(201-208)의 데이터 출력 각각은 8 개의 출력 포트(501 내지 508) 중 하나로 직접 향한다. 그룹 출력 제어기(1601-1632) 각각은 대응하는 저장 그룹(1401-1432) 내의 4 개의 모든 저장 셀(6001-6128)에 공통으로 전용되는 판독 포인터를 제공한다. 저장 셀(6001-6128)은 모두 동일한 크기, 예를 들면 16 바이트의 크기를 갖는다. 이러한 구성으로 처리될 패킷은 패킷 유형이라 일컬어지는 몇 가지 크기를 가질 수 있는데, 예를 들면 작은 패킷은 12 바이트의 페이로드 길이를 갖고, 중간 패킷은 페이로드 길이로서 32 바이트를 가지며 큰 패킷은 64 바이트를 갖는다.

이하 상세하게 설명되는 바와 같이, 셀 셀렉터 스위치(3401-3432)에 대해 대응하는 동작을 프로그래밍함으로써 단 하나의 패킷 유형을 수신하도록 구성이 결정된다. 그러나 상이한 애플리케이션에 대해 프로그래밍이 변경될 수 있다.

입력되는 고정된 크기의 패킷, 예컨대 ATM 패킷이 하나의 입력 포트(101)에 도달하고, 대응하는 입력 제어기(111)에 입력되고 있다. 패킷은 헤더 및 페이로드를 구비하는 정보를 포함한다. 헤더는 이 패킷이 출력 포트(501-508)중 어느 포트로 전송될 것인가에 관한 타겟 정보를 포함한다. 이 타겟 정보는 패킷 헤더에서 수로서 암호화(encrypt)되어 있다. 대응하는 입력 제어기(111)는 변환 수단으로서 동작하고, 이에 따라 수의 리스트 및 대응하는 데이터 패턴의 리스트, 예를 들면 비트맵을 포함한다. 입력 타겟 정보의 수는 일치하는 수가 발견될 때까지 저장된 수의 리스트와 비교된다. 대응하는 비트맵은 리스트로부터 판독되어 수신된 패킷에 할당된다. 이러한 과정에 의해 타겟 정보는 전용 비트맵으로 변환된다. 이러한 비트맵은 8 개의 비트를 포함하며, 그 1개의 비트가 각각의 출력 포트(501-508)에 대응되는 것이다. 이에 포함된 비트는 각각의 출력 포트(501-508)가 이 패킷을 수신할 지의 여부를 이진 형태로 표시한다. 이 비트맵에서 모든 논리적 1은 각각의 출력 포트(501-508)가 패킷의 복사본을 수신할 것이라는 것을 의미한다. 따라서 이 비트맵에 의해 출력 포트(501-508)의 선택이 지정된다. 이하 설명되는 바와 같이, 이것이 멀티캐스트 패킷을 처리하는 정교한 방식이다. 할당된 비트맵은 출력 큐 액세스 관리자(18)의 스위치 제어기(77)로 전송된다. 입력 패킷의 페이로드는 대응하는 입력 라우터(121)로 전송된다.

어드레스 관리자의 어드레스 큐(75)는 각각의 입력 제어기(111-118)에 자유 저장 그룹 어드레스, 즉 비전송 패킷 페이로드에 의해 점유되지 않은 저장 그룹(1401-1432)의 어드레스의 수를 제공한다. 하나의 자유 저장 그룹 어드레스는 어드레스 큐(75)에 의해 각각의 입력 제어기(111-118)로 전송되고 이것은 동시 어드레스 큐(75)로부터 제거된다. 높은 성능을 위해 모든 입력 제어기(111-118)는 패킷이 도달되기 전에 저장 그룹 어드레스를 이미 수신한 상태이다.

수신 입력 제어기(111)는 수신된 저장 그룹 어드레스를 대응하는 입력 라우터(121) 및 출력 큐 액세스 관리자(18) 내의 대응하는 입력 그룹(282)으로 전송한다.

수신 입력 제어기(111)는 할당된 비트맵을 증분 섹션(74)으로 또한 전송한다. 증분 섹션(74)에서, 수신된 비트맵의 논리 1의 총합이 계산되어 어드레스 룩업 테이블(72)로 전송된다. 여기에서 각각의 저장 그룹 어드레스의 제1 카운터(79)가 수신된 값으로 세트된다.

패킷이 도달하기 전에 저장 그룹 어드레스가 입력 제어기(111-118)에 할당된 경우, 멀티캐스트 패킷의 경우에만 증분 섹션(74)에 대한 증분 단계가 필요하도록, 대응하는 카운터를 해당 저장 그룹(1401-1432)에서의 저장 셀(6001-6128)의 수, 예를 들면 4로 세트하는 것이 가능하다. 이로 인해 이러한 대기 저장 그룹(1401-1432)에 대한 하드웨어 복잡성을 증가시키지 않고 카운터 위치를 비교하여 동일하지 않다는 결과를 전송하며, 이는 저장 그룹 어드레스가 오류적으로 재사용되지 않도록 하는 장점이 있게 된다.

수신 입력 라우터(121)는 자신이 수신한 저장 그룹 어드레스를 갖는 저장 그룹(1432)의 대응하는 입력 셀렉터(1332)에 대한 접속을 이미 설정하였다. 입력 셀렉터(1332)는 입력 접속을 대응하는 저장 그룹(1432)으로 자동적으로 스위칭하였다. 높은 성능을 위해, 패킷이 도달할 때 입력 셀렉터(1301-1332)에 대한 접속은 이미 설정되었다.

수신 입력 제어기(111)가 수신한 저장 그룹 어드레스를 갖는 대응하는 저장 그룹(1432)을 제어하는 대응하는 그룹 입력 제어기(1532)는, 이 저장 그룹(1432)이 기록될 것이라는 신호를 수신 입력 제어기(111)로부터 수신한다.

수신 저장 그룹(1432)의 그룹 입력 제어기(1532)는 대응하는 셀 셀렉터 스위치(3432)를 제어하고, 또한 기록 포인터로서 기능한다. 어드레스된 저장 그룹(1432)이 4 개의 저장 셀(6125, 6126, 6127, 6128)을 포함하므로, 작은 크기의 패킷 유형의 4 개의 패킷 페이로드를 저장할 수 있다. 기록될 제1 패킷 페이로드에 대해, 어드레스된 셀 셀렉터 스위치(3432)는 제1 저장 셀(6125)을 가리키고 기록 포인터는 제1 바이트를 가리킨다. 기록 포인터가 바이트마다 증분되는 동안 패킷 페이로드는 어드레스된 저장 그룹(1432)의 제1 저장 셀(6125)에 삽입된다. 이러한 과정 후에 셀 셀렉터 스위치(3432)는 다음의 저장 셀(6126)로 증분되고, 기록 포인터는 다음 입력 패킷의 다음 페이로드를 수신하도록 제1 바이트로 리세트된다. 어드레스된 저장 셀(6125)에 페이로드를 기록하는 동안, 대응하는 그룹 입력 제어기(1532)는 셀 셀렉터 스위치(3432)의 위치에 의해 결정되는, 실질적인 저장 셀(6125)의 수를 수신 입력 제어기(111)로 전송하며, 여기서 이 저장 셀의 수는 출력 큐 액세스 관리자(18)의 입력 그룹(282)으로 또한 전송되고, 이 입력 그룹(282)으로부터 출력 그룹(30)으로 전송되며, 이 출력 그룹(30)으로부터 지정된 출력 큐(261-268)로 전송된다.

출력 큐 액세스 관리자(18)는 입력 그룹(281, 282)을 하나씩 차례로 출력 그룹(30)에 접속하고, 따라서 모든 출력 큐(261-268)에 접속한다. 이것은 그룹 셀렉터 스위치(19)의 스위칭 프로세스를 제어하는 스위치 제어기(77)에 의해 행해진다. 수신된 저장 셀의 수 및 수신된 저장 그룹의 어드레스로 구성되는 페이로드 어드레스는 스위치 제어기(77)에 의해 수신된 비트맵에 의해, 출력 큐(261-268)에 기록된다. 출력 큐(261-268)중 지정된 큐만이, 즉 비트맵에서 논리 1을 갖는 출력 큐만이 페이로드 어드레스를 수신한다. 페이로드 어드레스는 입력 패킷의 복사본을 수신해야 하는 모든 출력 포트(501-508)의 각각의 출력 큐(261-268)에 저장된다.

따라서 상기한 구성, 각각의 방법에 의해, 저장 셀(6125)에 패킷의 페이로드가 저장되고, 지정된 출력 포트(501-508)에 할당된 출력 큐(261-268)가 대응하는 출력 큐(261-268) 내에 페이로드 어드레스의 엔트리를 포함한다는 의미에서 그 목적지가 결정된다.

어드레스된 저장 그룹(1432)은 4 개의 모든 저장 셀(6125, 6126, 6127, 6128)이 사용될 때까지 활성 상태로 유지된다. 이것은 다음의 입력 페이로드가 저장 셀(6126)에 자동적으로 저장되고, 다음 것은 저장 셀(6127)에 저장된다는 것을 의미한다. 이에 의해 저장된 페이로드가 동일한 출력 포트(501-508)로 향할 필요는 없다. 셀 셀렉터 스위치(3432)가 하나의 저장 그룹(1432)내에서 4 개의 저장 셀(6125, 6126, 6127, 6128)의 각각을 선택한 경우, 다음의 4 개의 패킷 페이로드를 저장하기 위해 어드레스 큐(75)로부터 새로운 저장 그룹(1401-1431)이 선택된다. 하나의 저장 그룹(1432)에서의 저장 프로세스는 항상 순차적으로 수행된다. 셀 셀렉터 스위치(3432)는 저장 셀(6125, 6126, 6127, 6128) 간에 사전설정된 순서로 스위칭하도록 프로그램된다.

저장 셀(6001-6128)로부터 패킷 페이로드를 판독하고 이를 지정된 출력 포트(501-508) 중 하나로 전송하기 위해, 모든 출력 제어기(201-208)는 그 대응하는 출력 큐(261-268)로부터, 이 출력 포트(508)에 대한 다음의 페이로드가 저장되는 대응하는 저장 셀(6125)의 수 및 대응하는 저장 그룹(1432)의 어드레스를 포함하는 다음의 페이로드 어드레스를 수신한다. 수신 출력 제어기(508)는 수신된 저장 그룹 어드레스를 갖는 저장 셀(6125)을 포함하는 저장 그룹(1432)의 그룹 출력 제어기(1632)에 신호를 보내어, 저장된 패킷 페이로드를 전송할 준비를 해야 한다는 것을 알린다. 출력 제어기(208)는 출력큐(268)로부터 저장 그룹(1432) 및 그 저장 그룹 내의 저장 셀(6125)의 형태로 된 페이로드 어드레스를 수신한다. 대응하는 출력 라우터(178)는 출력 제어기(208)로부터 페이로드 어드레스도 역시 수신하고 각각의 저장 셀의 수를 갖는 저장 셀(6125) 및 출력 제어기(208) 간의 접속을 설정한다. 그 다음에 그룹 출력 제어기(1632)는 판독 포인터도 역시 제공하고, 이 판독 포인터를 제1 바이트로 리세트하며, 저장 그룹(1432) 내의 모든 패킷을 그 저장 출력으로 동시에 전송한다. 예를 들면, 이 경우에서와 같이, 저장 그룹(1432)으로부터의 판독을 위해 단 하나의 저장 셀(6125)만이 출력 제어기(208)에 접속되는 경우, 이 저장 셀(6125)의 내용만이 판독된다. 그러나, 판독 절차 동안 복사본만이 만들어지므로, 이것은 비파괴적인(nondestructive) 판독이라 불리우며, 동일한 저장 그룹(1432) 내의 다른 패킷 페이로드는 손실되지 않으며 나중의 판독 프로세스 시에 판독될 수 있다. 패킷 페이로드를 수신하는 경우 출력 제어기(208)는 감분 섹션(73)으로 신호를 전송한다. 그 다음에 제2 카운터(80)는 1만큼 증분된다.

제1 카운터(79) 및 제2 카운터(80)가 동일한 값을 갖는 경우 비교기(78)는 대응하는 저장 그룹(1432)의 저장 그룹 어드레스가 다시 어드레스 큐(75)에 들어오는 것을 인식한다.

모든 저장 그룹(1401-1432)은 독립적이며 패킷 페이로드를 독립적으로, 따라서 비동기적으로 수신할 수 있다. 그러나, 한 번에 단 하나의 페이로드만이 저장 그룹(1401-1432)으로 기록될 수 있다.

입력 수단(86)은 또한 32 개의 8 대 1 라우터를 각각 8 대 1 멀티플렉서로 구성하여 대체할 수 있다.

기술된 구성은 각각의 저장 그룹(1401-1432) 내에서 포함된 저장 셀(6001-6128)의 동기적인 판독을 수행할 수 있다. 이것은 동일한 저장 그룹(1401-1432)으로부터 패킷 페이로드를 판독하고자 하는 제2 출력 제어기(201-207)가, 현재 판독되고 있는 패킷 페이로드가 모두 판독될 때까지, 즉 판독 포인터가 저장 셀(6001-6128)의 제1 바이트에 다시 도달할 때까지 대기해야 함을 의미한다. 이러한 사실은 저장 그룹(1401-1432) 크기의 범위 제한에 대한 기준으로서 작용할 수 있다. 하나의 저장 그룹(1402-1432) 내에 작은 수의 저장 셀(6001-6128)이 그룹화 되었다는 것은 몇 개의 출력 포트(501-508)가 동시에 동일한 저장 그룹(1401-1432)으로부터 패킷 페이로드를 수신하도록 요구할 가능성이 낮음을 의미한다. 한편 하나의 저장 그룹(1401-1432)은 단 하나의 스위치 입력(85)을 갖기 때문에, 하나의 저장 그룹(1401-1432) 내 저장 셀(6001-6128)의 수가 많다는 것은 입력 라우터(121-128) 및 입력 셀렉터(1301-1332)상에서 하드웨어 비용이 적게 소요됨을 의미한다.

차단된 출력 포트(501-508)에 대한 대기 시간을 낮게 유지하기 위해, 하나의 저장 그룹(1401-1432) 내의 저장 셀(6001-6128)은 동일한 정도로 채워져야 한다. 그 다음에, 판독 과정 동안 모든 저장 셀(6001-6128) 내의 최종 점유된 바이트에 도달한 직후에 그룹 출력 제어기(1601-1632)로부터의 판독 포인터가 저장 셀(6001-6128)의 제1 바이트로 리세트되는데, 이는 판독 포인터가 저장 셀(6001-6128)의 최종 바이트에 도달하기를 기다리는 것보다 고속이다. 통상적으로, 판독 프로세스 및 저장 프로세스는 서로 독립적이다. 따라서, 특정 패킷 페이로드에 대한 판독 프로세스는 그 제1 바이트가 저장된 경우 이미 개시될 수 있다.

예시적으로 4 개의 작은 크기의 패킷에 대해 상기한 구성이 기술되었으며, 이에 따라 본 명세서에서 패킷 크기 및 저장 그룹 크기간의 관계는 그룹화 인수 4(그룹 당 패킷)로 불리운다. 그러나 이 디바이스는 중간 크기의 패킷 유형, 즉 그 크기가 하나의 저장 셀(6001-6128)의 길이를 초과하나 2 개의 저장 셀(6001-6128)보다 작은 크기를 처리하는데 적합하다. 스위칭 디바이스는 이러한 패킷의 페이로드가, 후속의 저장 셀(6001-6128)에 개별적으로 각각 저장되는 2 개의 페이로드 단편으로 분할되는 방식으로 프로그램될 수 있다.

이러한 해결책은 도 3a에 도시되어 있다. 제1 패킷은 제1 페이로드 단편 P1aPD501(즉, 패킷 Nr.1, 단편 a, 패킷 목적지 출력 포트(501)) 및 제2 페이로드 단편 P1bPD501(즉, 패킷 Nr.1, 단편 b, 패킷 목적지 출력 포트(501))로 분할된다. 제1 페이로드 단편은 저장 셀(6001)에 저장되고, 제2 페이로드 단편은 후속의 저장 셀(6002)에 저장된다. 제2 패킷도 동일하게 제1 페이로드 단편 P2aPD503 및 제2 페이로드 단편 P2bPD503으로 분할된다. 따라서 저장 그룹(1401)에 2 개의 중간 크기의 패킷이 저장된다. 본 명세서에서 패킷 크기 및 저장 그룹 크기 간의 이러한 관계는 그룹화 인수 2(그룹 당 패킷)로 불리운다. 스위칭 디바이스의 전체적인 하드웨어 구성과 그 세팅에 관해, 그룹화 인수 4와의 유일한 차이는 셀 셀렉터 스위치(3401-3432)의 스위칭 동작 및 그에 따른 그룹 입력 제어기(1501-1532)의 스위칭 동작 및 그룹 출력 제어기(1601-1632)의 판독 프로세스의 프로그래밍이 다르다는 점이다.

모든 경우에서 셀 셀렉터 스위치(3401-3432)는 후속의 저장 셀(6001-6128) 간의 엄격한 스위칭을 수행한다. 각각의 저장 그룹(1401-1432)은 단 하나의 입력선에 의해, 즉 스위치 입력(85)에서 입력 수단(86)에 접속된다. 이로 인해 입력 수단(86)의 요구되는 크기를 제한하게 된다. 상기한 경우 입력 수단(86)의 출력 수는 4로 나누어져 알려진 스위칭 디바이스와 비교된다. 어드레스 큐(75)는 모든 자유 저장 그룹 어드레스의 풀(pool)을 포함하며, 각각의 저장 그룹 어드레스는 4 개의 물리적 어드레스(저장 셀의 수)로 구성된다. 저장 그룹 어드레스에 대한 각각의 액세스란 전체 저장 그룹(1401-1432)에 대한 액세스를 의미하고, 이러한 특정 저장 그룹(1401-1432) 내의 4 개의 모든 저장 셀(6001-6128)이 판독된 경우 자유 저장 그룹 어드레스의 풀에는 단지 저장 그룹(1401-1432)만이 재부가될 수 있다.

패킷의 페이로드를 한 번만 저장하고 각각의 페이로드 어드레스를 몇 개의 출력 큐(261-268)에 입력함으로써 멀티캐스트 패킷이 구현된다. 출력 큐(261-268)의 선택은 비트맵에 의해 결정된다. 카운팅 수단(72, 73, 74)은, 여기에 저장된 멀티캐스트 패킷 페이로드의 최종 복사본이 판독될 때까지 대응하는 저장 셀(6001-6128) 및 대응하는 저장 그룹(1401-1432)이 다시 사용되지 않도록 제어한다.

이러한 구성에서 저장 그룹(1401-1432)은 메모리의 최소 엔티티(entity)로서, 하나의 기록 포인터 및 4 개의 스위치 출력(291-294)을 갖는다. 4 개의 스위치 출력(291-294)은 모두 셀 셀렉터 스위치(3401-3432)에 의해 그룹화된다. 따라서 저장 그룹(1401-1432)은 하나의 통상적인 입력, 즉 스위치 입력(85)과, 하나의 기록 포인터를 갖는다. 특정 시점에서 단 하나의 패킷 페이로드만이 저장 그룹(1401-1432)에 기록될 수 있고, 하나의 저장 그룹(1401-1432)에 도달하는 모든 패킷 페이로드는 동일한 입력 포트(101-108)로부터 전송되는 것이기 때문에, 어떤 패킷 페이로드도 저장되기 위해 대기할 필요가 없게 된다. 따라서, 모든 저장 그룹(1401-1432)은 서로 독립적인데, 이것은 이들 각각이 다른 저장 그룹(1401-1432)과 독립적으로 패킷 페이로드를 수신하도록 개시될 수 있음을 의미한다. 따라서, 입력 포트(101-108)는 서로 독립적으로 입력 패킷을 수신할 수 있다. 따라서 입력 포트(101-108)를 동기화하기 위한 유연성 있는 버퍼 또는 디스큐(de-skew) 로직이 요구되지 않는다.

하나의 저장 그룹 내 패킷 페이로드의 동기적인 판독에 관해서, 동기적인 판독 절차 동안 패킷 도착 시간의 작은 차이에 의해 큰 지연(latency)이 생성되는 경우를 생각해 볼 수 있다. 그럼에도 불구하고, 비동기적으로 수신되어 상이한 출력 큐(261-268)에 큐잉된 패킷에 대해서는, 차단되면서 대기하는 시간 동안 이러한 큐의 제1 패킷이 큐잉될 때 자동 동기화가 일어나므로 이러한 문제점이 최소화된다.

도 3b에서 그룹화 인수 1로 불리는, 패킷 크기 및 저장 그룹 크기 간의 세 번째 관계가 도시되어 있는데, 즉 하나의 저장 그룹(1401-1432)의 4 개의 저장 셀(6001-6128)에 저장되는 4 개의 페이로드 단편 P1aPD505, P1bPD505, P1cPD505, P1dPD505으로 나누어지는 큰 크기의 패킷 유형인 하나의 저장 패킷이 도시되어 있다. 이 도면에서 도시된 바와 같이 패킷 페이로드 단편 P1aPD505, P1bPD505, P1cPD505, P1dPD505는 모두 하나의 저장 셀(6001-6004)의 길이보다 짧으나 단편 모두는 동일한 길이를 갖는다. 앞서 설명된 바와 같이, 이것은 고속의 판독 처리에 있어 더 바람직한 것으로 입증된다. 이러한 큰 크기의 패킷 판독 동안 출력 라우터(171-178)는 각각의 4 개의 저장 셀(6001-6004)에 순차적으로 접속된다.

그룹화 인수의 정의 가능성으로 인해 스위칭 디바이스는 각종 애플리케이션에 대해 보편적인 디바이스가 된다. 패킷 유형의 크기에 관계없이, 칩 메모리는 항상 최대한 이용된다.

출력 큐(261-268)는 각종 우선 순위 섹션으로 나누어져 높은 우선 순위의 페이로드 어드레스가 낮은 우선 순위의 어드레스보다 앞서게 되는데 이는 결국 이들 높은 우선 순위의 페이로드가 먼저 판독된다는 것을 의미한다.

각종 저장 그룹(1401-1432)로부터의 페이로드 판독은 동기적으로 뿐만 아니라 비동기적으로 수행될 수 있다. 동기적인 전송 모드에서, 판독을 위해 모든 저장 그룹(1401-1432)이 동기화된다. 이것은 동기화 시점을 대기함으로 인해 동기 전송 모드에 부가적인 지연이 있다는 것을 의미하고, 이는 여기에서 기록 포인터가, 그 대응하는 저장 그룹(1402-1432) 내 대응하는 모든 저장 셀(6001-6128)의 제1 바이트를 지정하는 시점으로서 정의된다. 그러나, 그룹화 인수에 따라, 다수의 동기화 시점이 정의된다. 그룹화 인수 1에 대해 한 패킷에 대한 판독 시간 동안 4 개의 동기화 시점이 존재한다. 그룹화 인수 2에 대해서는, 패킷이 하나의 저장 셀보다 길기 때문에, 2 개의 동기화 시점이 존재한다. 그룹화 인수 4에 대해서는 단 하나의 동기화 시점이 존재한다. 시점의 절대량에 관해서 최대 지연은 항상 동일한데, 즉 저장 셀의 길이, 예를 들면 여기서는 16 바이트이다. 저장 셀(6001-6128)이 저장된 페이로드의 데이터로 모두 채워지지 않는 경우에는, 이 시간은 물론 감소된다. 그 다음에 판독 포인터는 최종 페이로드 바이트 직후에, 예를 들면 12 바이트 이후에 제1 바이트로 리세트된다.

출력 라우터(171-178)는 출력 차단 라우터로서 구현될 수 있다. 이것은 출력 라우터(171-178)가 선택된 저장 그룹(1401-1432)으로부터의 페이로드 판독을 수행하는 동안 동일한 저장 그룹(1401-1432)에 대해 다른 출력 라우터(171-178)의 모든 액세스를 방지함을 의미한다. 그 다음에 출력 라우터(171-178)는 모든 저장 그룹(1401-1432) 다음에, 멀티플렉싱 디바이스를 구성함으로써, 크기가 감소될 수 있는데, 이 멀티플렉싱 디바이스는 하나의 입력 및 4 개의 출력을 가지며, 출력은 모든 출력 라우터(171-178)에 접속되고, 입력은 각각의 저장 그룹(1401-1432)의 출력에 접속된다. 이 멀티플렉싱 디바이스는 셀 셀렉터 스위치(3401-3432)의 반전된 버전과 같이 작동하고, 한 시점에서 저장 그룹(1401-1432)의 저장 셀(6001-6128) 중 단 하나에 대한 액세스를 허용한다. 차단된 출력 포트(501-508)에 대한 액세스 시간이 길수록 더 명확해진다. 그러나, 이미 설명한 바와 같이, 동일한 저장그룹(1401-1432)에 대해 몇 개의 출력 포트(501-508)를 동시에 액세스할 가능성은 낮은 것이 사실이며 이러한 허용 가능한 지연을 적게 할 것이다.

출력 큐 액세스 관리자(18)에서 몇 개의 데이터 패턴, 각각의 비트맵은 병렬로 처리될 수 있으며, 대응하는 수신된 페이로드 어드레스도 병렬로 처리될 수 있다. 다음의 수치적인 예는 배경을 명확하게 한다. 12 바이트의 크기를 갖는 패킷 페이로드의 저장 절차는, 8 ㎱의 클럭 사이클 및 클럭 사이클 당 1 바이트의 프로세싱 속도를 가진다고 가정할 경우, 전체 96 ㎱의 저장 시간이 걸린다. 이것은 모든 입력 포트(101-108)에 대해 저장 그룹 어드레스 큐잉 절차가 완료되는데 걸리는 허용 가능한 최대 시간이다. 32 개의 입력 포트(101-108) 및 동일한 수의 출력 포트(501-508) 및 출력 큐(261-268)에 의해, 입력 포트(101-108)는 4 개의 그룹으로 나누어지며, 각각의 그룹은 하나의 클럭 사이클 동안 처리되고, 페이로드 어드레스가 출력 큐(261-268)로 라우팅 되는 것은 8 클럭 사이클이 걸리며, 따라서 96 ㎱보다 확실히 짧은 64 ㎱이 된다. 따라서 4 개의 페이로드 어드레스를 동시에 병렬처리하는 것은 페이로드 어드레스 큐잉을 제 시간에 수행할 필요성을 충족시키기 위한 최소한의 것이다.

스위칭 디바이스 아키텍처의 원리는 스케일 가능성(scalability)이라고도 부르는 크기의 임의 선택에 적합하다. 이것은 크기를 변화시킴으로써 스위칭 디바이스의 몇몇 또는 모든 구성요소, 즉 원하는 수의 입력 포트(101-108), 출력 포트(501-508) 및/또는 저장 셀(6001-6128), 각각의 저장 그룹(1401-1432)이 선택될 수 있음을 의미한다.

상기한 하드웨어 구성은 본 발명의 기본 원리를 계속 유지하면서 변경될 수 있다. 예를 들면 증분 섹션(74)은 입력 제어기(111-118)에 접속될 필요가 없다. 이들은 또한 출력 그룹(30)의 출력에 접속될 수 있으며 이렇게 하면, 한 시점에서 처리되는 입력 포트(101-108)에 대한 비트맵으로 도출된 증분 값만을 수신한다. 또한, 비트맵은 스위치 제어기(77)에 의해 수신될 필요가 없으며, 입력 그룹(281, 282)에 의해 또한 수신될 수 있다. 그 다음에 비트맵 내용의 해석은 출력 그룹(30)에서 수행될 수 있다. 일반적으로, 동일한 선을 통해 몇 개의 구성요소와 접속되는 것으로 도시되는 상호접속은 버스 접속 또는 분리된 선으로서 또한 구현될 수 있다.

다음의 섹션에서, 상기한 몇몇 스위칭 디바이스를 내장하는 구성이 기술될 것이다. 명확성을 위해 모든 스위칭 디바이스는 단 2 개의 입력 포트 및 2 개의 출력 포트로 도시되었으나, 다수의 입력 포트 및 출력 포트에 대해서도 이 예가 마찬가지로 적용될 것이다.

스위칭 디바이스는 그 성능을 향상시키도록 크기를 증가시키는 데 가장 적합하다. 이는 스케일링된 시스템에 대한 스케일 가능한 모듈로서 이용 가능하다. 상이한 모드의 확장들이 있다. 크기 확장(size expansion), 즉 포트의 수를 증가시키는 것과, 높은 데이터 처리량을 얻기 위한 메모리 확장(memory expansion) 및 높은 포트 속도를 얻기 위한 속도 확장(speed expansion)이 그것이다.

크기 확장에 대해서는 단일단 및 다중단 구성이 가능하다. 도 4에는 단일단 버전이 도시되어 있다. 이러한 설계는 다중단 네트워크보다 짧은 지연을 갖고 스위칭 디바이스의 수는 n²에 따라 커지며, n은 입력 포트 확장에 대한 승산 인수(multiplication factor)이다.

도 4에 4 개의 스위칭 디바이스(11, 12, 13, 14)가 조합되어 있다. 제1 스위칭 디바이스(11)는 2 개의 입력 포트(21, 22) 및 2 개의 출력 포트(31, 32)를 갖는다. 제2 스위칭 디바이스(12)는 2 개의 입력 포트(23, 24) 및 2 개의 출력 포트(33, 34)를 갖는다. 제3 스위칭 디바이스(13)는 2 개의 입력 포트(25, 26) 및 2 개의 출력 포트(35, 36)를 갖는다. 제4 스위칭 디바이스(14)는 2 개의 입력 포트(27, 28) 및 2 개의 출력 포트(37, 38)를 갖는다. 제1 시스템 입력(51)은 2 개의 출력을 갖는 제1 셀렉터 수단(41)에 접속되고, 출력 중 하나는 입력 포트(21)에 접속되고 출력 중 다른 하나는 입력 포트(23)에 접속된다. 제2 시스템 입력(52)은 2 개의 출력을 갖는 제2 셀렉터 수단(42)에 접속되고, 출력 중 하나는 입력 포트(22)에 접속되고 출력 중 다른 하나는 입력 포트(24)에 접속된다. 제3 시스템 입력(53)은 2 개의 출력을 갖는 제3 셀렉터 수단(43)에 접속되고, 출력 중 하나는 입력 포트(25)에 접속되고 출력 중 다른 하나는 입력 포트(27)에 접속된다. 제4 시스템 입력(54)은 2 개의 출력을 갖는 제4 셀렉터 수단(44)에 접속되고, 출력 중 하나는 입력 포트(26)에 접속되고 출력 중 다른 하나는 입력 포트(28)에 접속된다. 제1 중재기(45)는 제1 입력으로서 출력 포트(31)를, 제2 입력으로서 출력 포트(35)를 갖는다. 그 출력은 제1 시스템 출력(55)으로서 정의된다. 제2 중재기(46)는 제1 입력으로서 출력 포트(32)를, 제2 입력으로서 출력 포트(36)를 갖는다. 그 출력은제2 시스템 출력(56)으로서 정의된다. 제3 중재기(47)는 제1 입력으로서 출력 포트(33)를, 제2 입력으로서 출력 포트(37)를 갖는다. 그 출력은 제3 시스템 출력(57)으로서 정의된다. 제4 중재기(48)는 제1 입력으로서 출력 포트(34)를, 제2 입력으로서 출력 포트(38)를 갖는다. 그 출력은 제4 시스템 출력(58)으로서 정의된다.

전체 구성은 2 개가 아닌 4 개의 입력 포트, 즉 시스템 입력(51-54)을, 또한 4 개의 출력 포트, 즉 시스템 출력 포트(55-58)를 가지나, 모든 입력 포트 및 출력 포트 간에 완전한 접속성을 제공한다. 셀렉터(41, 42, 43, 44)는 어드레스 필터로서 기능한다. 이러한 어드레스 필터의 목적은 입력 패킷이 전송될 스위칭 디바이스(11, 12, 13, 14)를 선택하는 것이다. 이것은 입력 패킷의 헤더를 이용함으로써 행해진다. 예를 들면, 전체 패킷이 복제될 수 있고 각각의 스위칭 디바이스(11, 12, 13, 14)에 대한 필터 유닛으로 전송되어 필터 중 단 하나만이 패킷에 대해 투과될 수 있다. 스위칭 디바이스(11-14)에는 이러한 필터 유닛이 또한 위치될 수 있다. 멀티캐스트 패킷인 경우 스위칭 디바이스(11-14) 중 몇 개에 페이로드를 저장할 필요가 있는데, 여기서 특히 이 스위칭 디바이스는 2 개를 초과하지 않는다. 또한, 중재기(45, 46, 47, 48)는 그 출력 포트(31-38)로부터 시스템 출력(55, 56, 57, 58) 중 하나로 자신의 패킷을 제공할 권리를 어느 스위칭 디바이스(11, 12, 13, 14)가 가질 것인가를 선택한다. 이러한 구성에 의한 목적지 제어는 주로 패킷 헤더로부터의 목적지 정보를 직접 이용하는 자동 방식(automatism)으로 제한된다. 일례로서 2 개의 입력 및 2 개의 출력에 대해 2 비트 이진 코딩이 도시되어 있다. 시스템 출력(55)은 이진 코드 00을 갖는다. 시스템 출력(56)은 이진 코드 01을 갖는다. 시스템 출력(57)은 이진 코드 10을 갖는다. 시스템 출력(58)은 이진 코드 11을 갖는다. 또한 스위칭 디바이스에는 이진수가 할당되었는데, 즉 스위칭 디바이스(11)는 디지트 0으로, 스위칭 디바이스(12)는 디지트 1로, 스위칭 디바이스(13)는 디지트 0으로, 스위칭 디바이스(14)는 디지트 1로 할당되었다. 각각의 스위칭 디바이스(11-14)는 각각의 출력 포트(31-38)에 대한 코드를 또한 갖는다. 홀수 번째의 출력 포트는 0을 갖고 짝수 번째의 출력 포트는 1을 갖는다. 특정 시스템 출력(55-58)의 목적지 코드를 그 헤더에 가진 채 임의의 시스템 입력(51-54)에 도달하는 패킷은 이러한 시스템 출력(55-58)에 자동적으로 도달할 것이다. 예를 들면, 스위칭 디바이스(11-14)에 대한 식별부로서 셀렉터에 의해 목적지 코드의 제1 비트가 이용된다. 제2 비트는 식별된 스위칭 디바이스(11-14)중 어느 출력 포트가 선택되는가를 식별한다. 따라서 시스템 입력(53)에 도달하는 패킷에 대해 목적지 "10"은 스위칭 디바이스(14)의 출력(37) 선택을 의미한다. 이것은 모든 시스템 입/출력 조합에 대해 잘 동작한다. 많은 수의 입력 포트(21-28)와 출력 포트(31-38) 및/또는 시스템 입력(51-54)과 시스템 출력(55-58)이 이용되는 경우에는 물론 코딩이 달라질 것이다.

각종 스위칭 디바이스(11-14) 및/또는 출력 포트에 대한 코딩 수를 이용하는 상기한 구성을 갖는 패킷의 처리는, 멀티캐스트 패킷에 대해 이용되었던 것과 마찬가지로 비트맵으로 또한 관리될 수 있다. 이것은 모든 패킷이 멀티캐스트 패킷으로서 처리되어 비트맵이 할당됨을 의미하고 패킷은 단지 셀렉터(41-44) 내에서 다중화되어 몇 개의 스위칭 디바이스(11-14)로 전송됨을 의미한다. 저장되지 않은 스위칭 디바이스(11-14)에 도달하고 있는 패킷이 배타적인 논리 "0"으로 구성되는 비트맵으로 할당된다는 점에서 이 비트맵은 스위칭 디바이스(11-14)의 구성에 단지 적합한 반면, 올바른 스위칭 디바이스(11-14)에 대해 비트맵은 패킷이 전송될 올바른 출력 포트를 나타낸다. 이러한 비트맵으로 스위칭 디바이스(11-14)의 출력 포트(31-38)의 코딩을 채택하는 것은 비트맵을, 예를 들면 비트 수의 반을 시프트함으로써 용이하게 처리될 수 있다. 이 방법은 전체 구성이 이미 설계되어 멀티캐스트 패킷에 대해 이용된 경우에 가장 양호한 것으로 입증되었다.

스위칭 디바이스(11, 12, 13, 14)의 모듈 개념을 유지하기 위해, 공통의 회로 기판 상에서 중재기(45, 46, 47, 48) 및 셀렉터(41, 42, 43, 44)가 스위칭 디바이스(11, 12, 13, 14)와 대칭적으로 일체화된다는 점에서 구성을 수정하는 것이 가능하다. 이것은 온-보드-아비트레이션(On-Board-Arbitration)으로 불리며 하드웨어 비용을 절약한다.

도 5에는 온-보드-아비트레이션 레이아웃을 포함하는 구성이 도시되어 있다. 동일한 소자에 관해 도 4의 참조 부호가 유지된다. 각각의 스위칭 디바이스(11-12)는 별도의 인쇄 회로 기판(PCB)(59, 60, 61, 62)상에 배치된다. 셀렉터(41-44)는 도 4의 셀렉터(41-44)와 동일하게 배치되나 각각의 PCB(59-62) 상에서 하나의 셀렉터(41-44)가 배치되도록, 균일하게 분배된다. 그러나, 스위칭 디바이스(11-14)의 다른 쪽에서, 동일하게 형성된 PCB(59-62)를 얻기 위해 중재기(45-48) 및 스위칭 디바이스(11-14)간의 접속이 재구성된다. 제1 중재기(45)는 제1 입력으로 출력 포트(31)를, 제2 입력으로 출력 포트(36)를 갖는다. 그 출력은 제1 시스템 출력(55)으로서 정의된다. 제2 중재기(46)는 제1 입력으로 출력 포트(32)를, 제2 입력으로 출력 포트(35)를 갖는다. 그 출력은 제2 시스템 출력(56)으로서 정의된다. 제3 중재기(47)는 제1 입력으로 출력 포트(34)를, 제2 입력으로 출력 포트(37)를 갖는다. 그 출력은 제3 시스템 출력(57)으로서 정의된다. 제4 중재기(48)는 제1 입력으로 출력 포트(33)를, 제2 입력으로 출력 포트(38)를 갖는다. 그 출력은 제4 시스템 출력(58)으로서 정의된다. 실제로, 모든 PCB(59-62)는 동일하며, 이는 생산을 단순화한다.

그러나, 이러한 하드웨어 구성에 대해, 패킷의 리다이렉션(redirection)을 통해 목적지 제어가 관리되어야 한다. 스위칭 디바이스(11 및 12)는 전혀 리다이렉션을 필요로 하지 않는 반면, 스위칭 디바이스(13 및 14)는 제2 비트의 역 동작(inverse behavior)을 나타내는데 이는, 예를 들면 목적지 01을 갖는 패킷이 실제로 목적지 00으로 전송됨을 의미한다. 이러한 문제는, 예를 들면 패킷을 전송하는 어댑터 내에 매핑 기능을 구현함으로써 해결될 수 있다. 이러한 해결책은 스위치 시스템 구조가 어댑터에 대해 투명하지 않고 시스템의 변화가 다수의 어댑터에 많은 변화를 야기하기 때문에 최적의 것이 아니라는 것이 증명된다. 다른 해결책은 셀렉터(41-44)에 리다이렉션 수단을 부가하는 것으로, 이는 이러한 문제 있는 조합을 인지하고 이러한 패킷에 정정된 코드를 할당한다. 이것은 하드웨어 구성을 복잡하게 한다.

이러한 문제점에 대한 다른 해결책은 스위칭 디바이스(11-14)에 포트 매핑수단을 구현하는 것이다. 이것은 도 6에 도시되어 있다. 이 경우에도, 동일한 소자에 관해 이전 도면의 참조 부호가 유지된다.

모든 스위칭 디바이스(11-14)는 스위칭 디바이스(11-14)의 인가에 따라 프로그램되는 포트 매핑 수단을 포함한다. 이를 예시하기 위해, 도면에서 각각의 스위칭 디바이스(11-14)는 확대된 식별부가 할당되었다. 스위칭 디바이스(11)는 확대된 식별부 0P0을 갖는다. 스위칭 디바이스(12)는 확대된 식별부 1P0을 갖는다. 스위칭 디바이스(13)는 확대된 식별부 0P1을 갖는다. 스위칭 디바이스(14)는 확대된 식별부 1P1을 갖는다. 따라서 각각의 스위칭 정보(11-14)에 대한 포트 매핑 정보는 "P0" 또는 "P1" 지정부에 포함되어 있다. "P0"은 각각의 스위칭 디바이스(11-14)의 출력 포트(31-38)의 이진 코드가 변경되지 않고 유지됨을 의미한다. "P1"은 올바른 패킷 전송을 위해 각각의 스위칭 디바이스의 출력 포트의 비트 수가 반전되어야 함을 의미한다. 포트 매핑 수단의 간단한 프로그래밍에 의해 모든 PCB(59-62)의 전체적인 하드웨어가 동일하게 제조될 수 있어 이로 인해 생산 비용이 저하된다. 보다 많은 포트를 갖는 구성에 대해 비트의 반전은 포트 식별부를 교환, 즉 포트의 약 절반 수의 포트 식별부를 시프트하는 것으로 대체될 것이다. 포트 매핑 수단은 간단한 룩업 테이블로 구성될 수 있으며 그 내용은 시스템 구조 또는 심지어 그 시스템 구조에 대응하여 선택되는 다수의 룩업 테이블에 프로그램 가능하게 채택된다. 두 번째 해결책은 보다 용이하게 프로그램 가능하다. 멀티캐스트 패킷에 대해 이는 포트 매핑이 수행되기 이전에 지정된 출력 포트(31-38)를 결정하는데 비트맵이 이용될 수 있도록 출력 큐 액세스 관리자(18) 내에 포트 매핑 수단을 위치시키는 것이 최상임을 보이고 있다.

링크 병렬처리에 의해 또는 마스터/슬레이브 구성에 의해 속도 확장이 행해질 수 있다. 도 7에는 마스터/슬레이브 구성이 도시되어 있다.

제1 스위칭 디바이스(90) 및 제2 스위칭 디바이스(91)가 병렬로 배치된다. 제1 시스템 입력(92)은 제1 분할 수단(131)에 의해, 2 개의 입력 포트(97, 98)로 나누어진다. 제2 시스템 입력(93)은 제2 분할 수단(132)에 의해, 2 개의 입력 포트(96, 99)로 나누어진다. 입력 포트(96, 99)는 제1 tm위칭 디바이스(90)에 속하고, 입력 포트(98, 99)는 제2 스위칭 디바이스(91)에 속한다. 제1 스위칭 디바이스(90)는 제1 출력(109) 및 제2 출력(110)을 갖는다. 제2 스위칭 디바이스(91)는 제1 출력(119) 및 제2 출력(120)을 갖는다. 출력(109 및 120)은 제1 그룹화 수단(133)에 의해 제1 시스템 출력(94)에 결합되고, 출력(119 및 110)은 제2 그룹화 수단(134)에 의해 제2 시스템 출력(95)에 결합된다.

1 바이트의 입력 패킷의 입력 비트 절반이 제1 스위칭 디바이스(90)에 전송되고 나머지 절반이 제2 스위칭 디바이스(91)에 전송되도록 입력 포트(96-99)는 분할 수단(131, 132)에 의해 나누어진다. 제1 스위칭 디바이스(90)는 마스터 디바이스로 불리며 제2 스위칭 디바이스(91)는 슬레이브 디바이스로 불린다. 마스터/슬레이브 구성은 스위칭 디바이스(90, 91)의 메모리 섹션(저장 수단, 입력 수단, 출력 수단) 및 라우터를 이용하지만, 마스터 디바이스(91)의 제어 섹션(큐 제어 수단, 출력 큐, 북키핑 수단)만을 이용한다. 슬레이브 디바이스(90) 내의 라우팅 프로세스는 마스터 디바이스(91)의 라우팅 프로세스와 동일하다. 이로 인해 원칙적으로는제어 섹션을 전혀 포함하지 않는 칩을 슬레이브 디바이스(90)로서 이용하는 것이 가능하다. 또한, 임의의 메모리 섹션 없이 칩을 마스터 디바이스(91)로서 이용하는 것이 가능하다.

이렇게 데이터를 분할시킴으로써 패킷 페이로드의 길이가 감소되므로, 전체 패킷 페이로드를 저장하는데 스위칭 디바이스(90, 91) 당 작은 메모리 공간이 필요하게 된다. 이러한 패킷 길이의 감소에 의해 라우팅 시간이 또한 현저하게 감소된다. 또한, 페이로드를 저장하는데 스위칭 디바이스(90, 91) 내의 보다 많은 저장 셀이 이용가능하고, 이는 백프레셔, 즉 하나 이상의 스위칭 디바이스로부터 이전의 스위칭 디바이스 또는 패킷 전송 디바이스 쪽으로, 메모리 충만 또는 출력 큐 충만으로 인해 대응하는 패킷이 수신될 수 없음을 표시하는 신호 발생(signalization)의 가능성을 감소시킴으로써 성능을 향상시킨다. 그룹화 수단(133, 134)은 단순히 마스터 디바이스(91) 및 슬레이브 디바이스(90)로부터 함께 속하는 도달하는 그룹들을 모아서 전체 패킷을 다시 얻는다.

메모리 확장, 각각의 성능 확장에 대해, 몇 개의 스위칭 디바이스가 병렬로 접속될 수 있다. 각각의 스위칭 디바이스가 병렬로 동작하나, 한 시점에서 하나의 출력 포트에 관해 단 하나의 스위칭 디바이스가 활성이다. 이것은 입력 중재 디바이스에 의해 제어된다. 다른 스위칭 디바이스 내의 동일한 출력 포트에 대해 입력 중재 디바이스가 다른 출력 큐로 스위칭될 때까지, 각각의 스위칭 디바이스는 출력 큐 당의 사전설정된 최소량의 패킷을 수신한다. 그 다음에 입력 중재 디바이스는 임무를 인수받아 이 출력 포트에 대한 패킷을 수신하도록 이 디바이스가 요구되었음을 다음의 스위칭 디바이스에 신호를 보낸다. 이것은 원형을 이루어 진행될 수도 있다. 각각의 출력 포트에 대한 패킷 순서는 특정의 출력 포트로 전송될 패킷에 대한 다음의 페이로드 어드레스를 포함하는 출력 큐를 포함하는 스위칭 디바이스와 출력 중재 디바이스를 구별하는 마킹 정보를 이용함으로써 유지된다. 이 마킹 정보는, 예를 들면 다음 패킷이 각종 스위칭 디바이스에 저장되기 전에 최종 패킷에 부가될 수 있다.

모든 확장 구성은 서로 조합되어 더욱 높은 성능을 제공할 수 있다.

스위칭 디바이스는 ATM에 기초하는 광대역 통신에 가장 적합하다. 그러나, 적절한 어댑터에 의해, 이 개념은 비-ATM 아키텍처 환경에 대해 또한 적용될 수 있다. 모듈 방식으로 단일단 또는 다중단 스위치 제조물이 구성될 수 있다. 공유 메모리는 다수의 스위칭 디바이스를 링크함으로써 또한 확장될 수 있다.

기술된 바와 같은 상술한 모든 기능은 정확히 동일한 소자 구성으로 수행될 필요가 없음에 주의해야 한다. 예를 들면, 저장 셀의 수는 그룹 입력 제어기(1501-1532)에 의해 출력 큐 액세스 관리자(18)로 전송될 필요가 없으며 이와 동등한 여러 방식으로 얻어질 수 있다. 명백하게 중요한 한가지 사실은 페이로드 어드레스를 완료하기 위해 대응하는 출력 큐(261-268)에 이 저장 셀의 수가 저장될 것이라는 점이다. 또한, 셀렉터(41-44)의 기능은 셀렉터(41-44)에 집중될 필요가 없으며, PCB(59-62) 상의 셀렉터(41-44)의 대응하는 부분과 함께 또는 심지어 스위칭 디바이스(11-14)의 내부에 분산되어 일체화될 수 있다.

Claims

목적지 헤더 및 페이로드 형태의 정보를 포함하는 고정된 크기의 입력 데이터 패킷을 다수의 입력 포트(101-108)로부터 다수의 출력 포트(501-508)로 전송하는 스위칭 디바이스로서, 이 스위칭 디바이스는

다수의 저장 셀(6001-6128)을 포함하는 저장 수단(87)에 상기 입력 패킷의 페이로드를 전송하는 입력 수단(86)과,

상기 저장된 페이로드를 판독하여 선택된 출력 포트(501-508)로 전송하는 출력 수단(171-178) - 상기 선택은 상기 목적지 헤더에 의해 사전설정됨 -을 포함하고,

상기 입력 수단(121-128, 4001-4256, 1301-1332)으로부터 페이로드가 도달하는 스위치 입력(85)보다 상기 저장 셀(6001-6128) 중 하나에 각각 접속되는 스위치 출력들(291-294)을 더 많이 구비하는 적어도 하나의 스위칭 수단(3401-3432)

이 제공되고,

상기 스위치 출력들(291-294) 중 적어도 2 개는 하나의 공통 스위치 입력(85)에 전용되며,

상기 스위칭 수단(3401-3432)은 사전설정된 순서로 상기 전용 스위치 출력들(291-294) 간을 스위칭하면서, 상기 페이로드를 상기 스위치 입력(85)으로부터 그 전용 스위치 출력들(291-294)로 가게 할 수 있는

것을 특징으로 하는 스위칭 디바이스.
제1항에 있어서, 상이한 크기의 상기 입력 패킷을 처리하기 위해, 상기 스위칭 수단(3401-3432)에 접속된 저장 셀(6001-6128)의 크기는 큰 크기의 패킷 유형의 페이로드 크기보다 작고, 적어도 작은 크기의 패킷 유형의 페이로드 크기만큼 크도록 설정되고, 상기 큰 크기의 패킷 유형의 한 패킷이 도달하는 경우, 상기 스위칭 수단(3401-3432)은 상기 큰 크기의 패킷 유형의 페이로드가 상기 스위칭 수단(3401-3432)에 접속된 저장 셀(6001-6128)의 순차적인 셀에 저장될 페이로드 단편으로 나누어지는 방식으로 제어 가능한 것을 특징으로 하는 스위칭 디바이스.
제2항에 있어서, 상기 스위칭 수단(3401-3432)의 전용 저장 셀(6001-6128)의 수는, 이들 셀 크기의 총합이 적어도 상기 스위칭 디바이스로 처리될 사전설정된 가장 큰 크기의 패킷 유형을 갖는 하나의 패킷의 전체 페이로드를 저장하기에 충분하도록 선택되는 것을 특징으로 하는 스위칭 디바이스.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 스위칭 수단(3401-3432) 중 하나에 접속된 상기 모든 전용 저장 셀(6001-6128)은, 상기 저장 그룹(1401-1432) 내의 저장 셀(6001-6128)에 대해 동기적인 판독 프로세스를 제어하기 위해 하나의 할당된 그룹 출력 제어 수단(1601-1632)에 의해 하나의 저장 그룹(1401-1432)으로 함께 그룹화 되는 것을 특징으로 하는 스위칭 디바이스.
제1항에 있어서, 상기 출력 포트(501-508)의 각각에 대해 전용 출력 큐(261-268)가 제공되며, 이들은 그 전용 출력 큐(261-268)에 대응하는 출력 포트(501-508)로 전송될 페이로드를 상기 저장 셀(6001-6128) 중 어느 것이 포함하는지에 관한 정보를 수신하고, 상기 전용 출력 제어기(201-208)로 전송하는 것을 특징으로 하는 스위칭 디바이스.
제5항에 있어서, 상기 스위칭 수단(3401-3432)의 스위칭 위치를 제어하고, 상기 출력 포트(501-508)로 전송될 페이로드를 상기 저장 셀(6001-6128) 중 어느 것이 포함하는지에 관한 정보의 일부로서의 상기 스위칭 위치에 관한 정보를 상기 출력 큐(261-268)로 전송하는 스위치 제어 수단(1501-1532)이 제공되는 것을 특징으로 하는 스위칭 디바이스.
제1항에 있어서, 상기 입력 패킷이 상기 출력 포트(501-508) 중 어느 것으로 전송되는지에 관한 정보를 포함하는 데이터 패턴으로 상기 헤더를 변환시키는 변환 수단이 제공되는 것을 특징으로 하는 스위칭 디바이스.
제6항 또는 제7항에 있어서, 상기 데이터 패턴을 수신하고, 상기 출력 큐(261-268)에 대응하는 출력 포트(501-508)로 전송되는 페이로드가 상기 저장 셀(6001-6128) 중 어느 셀에 포함되어 있는지에 관한 정보를, 상기 데이터 패턴에 의해 결정되는 출력 큐(261-268)로 전송하는 큐 제어 수단(18)이 제공되는 것을 특징으로 하는 스위칭 디바이스.
제8항에 있어서, 상기 큐 제어 수단(18)은 상기 다수의 데이터 패턴을 병렬로 수신하고, 전송될 상기 페이로드를 상기 저장 셀(6001-6128) 중 어느 셀이 포함하는지에 관한 다수의 상기 정보를 병렬로 상기 출력 큐(261-268)에 전송하도록 설계되어 있는 것을 특징으로 하는 스위칭 디바이스.
제1항에 있어서, 페이로드가 모두 그 대응하는 출력 포트(501-508)로 전송되었는지의 여부를 판정하기 위해 상기 저장 그룹(1401-1408) 및/또는 상기 저장 셀(6001-6128)의 각각에 대한 판독 프로세스의 횟수를 계수하는 카운팅 수단(73, 74, 72)이 제공되는 것을 특징으로 하는 스위칭 디바이스.
제10항에 있어서, 상기 카운팅 수단(73, 74, 72)은 상기 데이터 패턴으로부터 도출된 정보를 상기 판독 프로세스의 카운팅을 위한 오프셋 값으로 수신하도록 설계되어 있는 것을 특징으로 하는 스위칭 디바이스.
제11항에 있어서, 상기 저장 그룹(1401-1408) 및/또는 상기 저장 셀(6001-6128)의 각각에 대해 상기 카운팅 수단은, 상기 데이터 패턴으로부터의 정보를 수신하는 제1 카운터(74, 79), 대응하는 판독 프로세스의 수를 카운트하는 제2 카운터(73, 80), 상기 카운터(73, 74, 79, 80)의 값을 비교하는 비교기 수단을 포함하는 것을 특징으로 하는 스위칭 디바이스.
제12항에 있어서, 멀티캐스트 유형의 입력 패킷의 상기 페이로드는 단 한 번만 상기 저장 수단에 저장되고, 수 차례 판독되는 것을 특징으로 하는 스위칭 디바이스.
제13항에 있어서, 비전송 페이로드를 포함하지 않는 상기 저장 그룹(1401-1408) 및/또는 상기 저장 셀(6001-6128)의 어드레스를 포함하는 어드레스 큐(75)를 포함하는 북키핑 수단(71)이 제공되는 것을 특징으로 하는 스위칭 디바이스.
목적지 헤더 및 페이로드 형태의 정보를 포함하는 고정된 크기의 입력 데이터 패킷을 다수의 입력 포트(101-108)로부터 다수의 출력 포트(501-508)로 전송하는 방법에 있어서,

다수의 저장 셀(6001-6128)을 포함하는 저장 수단(1401-1432)에 상기 입력 패킷의 페이로드를 전송하는 단계와,

상기 저장된 페이로드를 판독하여 선택된 출력 포트(501-508)로 전송하는 단계 - 상기 출력 포트의 선택은 상기 목적지 헤더에 의해 사전결정됨 - 를 포함하며,

입력 수단(121-128, 4001-4256, 1301-1332)으로부터의 페이로드가 도달하는 스위치 입력(85)보다 상기 저장 셀(6001-6128) 중 하나에 각각 접속되는 스위치 출력들(291-294) - 상기 스위치 출력(291-294) 중 적어도 2 개는 하나의 공통 스위치 입력(85)에 전용됨 - 을 더 많이 구비하는 스위칭 수단(3401-3432)이 사전설정된 순서로 상기 전용 스위치 출력들(291-294) 간을 스위칭하면서 상기 스위치 입력(85)으로부터 그 전용 스위치 출력들(291-294)로 상기 페이로드를 전송하는

고정된 크기의 입력 데이터 패킷 전송 방법.
제15항에 있어서, 크기가 상이한 유형의 상기 입력 패킷은 상기 스위칭 수단(3401-3432)에 접속된 저장 셀(6001-6128)의 크기를 큰 패킷 유형의 페이로드 크기보다 작고, 적어도 작은 패킷 유형의 페이로드 크기만큼 크도록 설정함으로써 처리되고, 상기 큰 크기의 패킷이 도달하는 경우, 상기 스위칭 수단(3401-3432)은 상기 큰 크기의 패킷 유형의 페이로드가 상기 스위칭 수단(3401-3432)에 접속된 저장 셀(6001-6128)의 순차적인 셀에 저장되는 페이로드 단편으로 나누어지는 방식으로 제어되는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제16항에 있어서, 상기 스위칭 수단(3401-3432)의 전용 저장 셀(6001-6128)의 수는, 이들 셀 크기의 총합이 상기 스위칭 디바이스에 의해 처리되는 것으로 사전설정된 가장 큰 패킷 하나의 전체 페이로드를 저장하는데 충분하도록 선택되는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제15항 내지 제17항 중 어느 한 항에 있어서, 상기 스위칭 수단(3401-3432)중 하나에 접속된 상기 모든 전용 저장 셀(6001-6128)은 상기 저장 그룹(1401-1432) 내의 저장 셀(6001-6128)에 대해 동기적인 판독 프로세스를 제어하기 위한 하나의 할당된 그룹 출력 제어 수단(1601-1632)에 의해 하나의 저장 그룹(1401-1432) 내에서 함께 그룹화 되는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제15항에 있어서, 상기 각각의 출력 포트(501-508)에 대해, 전용 출력 큐(261-268)는 그 전용된 출력 큐(261-268)에 대응하는 출력 포트(501-508)로 전송될 상기 페이로드를 상기 저장 셀(6001-6128) 중 어느 것이 포함하는지에 관한 정보를 수신하고 상기 전용 출력 큐(201-268)로 전송하는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제19항에 있어서, 상기 스위칭 수단(3401-3432)의 스위칭 위치가 제어되고, 이 스위칭 위치에 관한 정보는 상기 출력 포트(501-508)로 전송될 상기 페이로드를 상기 저장 셀(6001-6128) 중 어느 것이 포함하는지에 관한 정보의 일부로서 상기 출력 큐(261-268)로 전송되는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제15항에 있어서, 상기 헤더는 상기 입력 패킷이 상기 출력 포트(501-508) 중 어느 것으로 전송되는지에 관한 정보를 포함하는 데이터 패턴으로 변환되는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제20항 또는 제21항에 있어서, 상기 데이터 패턴이 큐 제어 수단(18)에 수신되고, 상기 출력 큐(261-268)에 대응하는 상기 출력 포트(501-508)로 전송될 페이로드를 상기 저장 셀(6001-6128) 중 어느 것이 포함하는지에 관한 정보로서 상기 데이터 패턴에 의해 결정된 상기 출력 큐(261-268)로 전송되는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제22항에 있어서, 상기 큐 제어 수단(18)은 상기 다수의 데이터 패턴을 병렬로 수신하고, 전송될 상기 페이로드를 상기 저장 셀(6001-6128)중 어느 것이 포함하는지에 관한 다수의 상기 정보를, 상기 출력 큐(261-268)에 병렬로 전송하는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제15항에 있어서, 카운팅 수단(73, 74, 72)은 페이로드가 모두 그의 대응하는 출력 포트(501-508)로 전송되었는지의 여부를 판정하기 위해 상기 저장 그룹(1401-1408) 및/또는 상기 저장 셀(6001-6128)의 각각에 대해 판독 프로세스의 수를 카운트하는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제24항에 있어서, 상기 카운팅 수단(73, 74, 72)은 상기 판독 프로세스의 카운팅을 위한 오프셋 값으로서 상기 데이터 패턴으로부터 도출된 정보를 수신하는것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제25항에 있어서, 상기 카운팅 수단(73, 74, 72)에 있어서, 상기 저장 그룹(1401-1408) 및/또는 상기 저장 셀(6001-6128)의 각각에 대해 상기 데이터 패턴으로부터의 정보가 제1 카운터(74, 79)에 수신되고, 대응하는 판독 프로세스의 횟수가 제2 카운터(73, 80)에서 카운트되며, 비교 수단에서 상기 카운터(73, 74, 79, 80)의 값이 비교되는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제15항에 있어서, 멀티캐스트 유형의 입력 패킷의 상기 페이로드는 단 한 번만 상기 저장 수단에 저장되고 수 차례 판독되는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제15항에 있어서, 어드레스 큐(75)를 포함하는 어드레스 관리 수단(71)에서, 비전송 페이로드를 포함하지 않는 상기 저장 그룹(1401-1408) 및/또는 상기 저장 셀(6001-6128)의 어드레스가 큐잉 되는 것을 특징으로 하는 고정된 크기의 입력 데이터 패킷 전송 방법.
제1항 내지 제3항 중 어느 한 항에 따른 다수의 스위칭 디바이스(11-14)를 포함하는 스위칭 장치에 있어서, 상기 스위칭 디바이스(11-14)의 입력 포트(21-28)는 도달하는 패킷을 수신하기 위해 상기 스위칭 디바이스(11-14)중 하나를 선택하는 선택 수단(41-44)을 통해 병렬로 접속되고, 상기 스위칭 디바이스(11-14)의 출력 포트(31-38)는 상기 출력 포트(55-58) 중 하나로부터의 출력 패킷을 전송하기 위해 상기 스위칭 디바이스(11-14)중 하나를 선택하는 중재 수단(45-48)을 통해 병렬로 접속되는 것을 특징으로 하는 스위칭 장치.
제29항에 있어서, 상기 스위칭 디바이스(11-14)의 각각은 크기 설정가능한 모듈(59-62)로서 상기 중재 수단(45-48) 중 하나 및 상기 선택 수단(41-44) 중 하나와 함께 그룹화 되는 것을 특징으로 하는 스위칭 장치.
제30항에 있어서, 상기 다수의 스위칭 디바이스(11-14)의 상호접속에 따라, 출력 포트를 입력 패킷의 목적지 헤더에 할당하는 포트 매핑 수단이 제공되는 것을 특징으로 하는 스위칭 장치.
제1항 내지 제3항 중 어느 한 항에 따른 다수의 스위칭 디바이스(90, 91)를 포함하는 스위칭 장치에 있어서, 상기 스위칭 디바이스(90, 91)의 입력 포트(96-99)가 상기 스위칭 디바이스(90, 91) 중 하나로 각각 전송되는 비트 그룹으로 입력 패킷 바이트를 분할하는 분할 수단(131, 132)에 접속되고, 상기 출력 포트(109, 110, 119, 120)가 상기 스위칭 디바이스(90, 91)로부터 도출되는 비트 그룹을 모으는 그룹화 수단(133, 134)에 접속되는 것을 특징으로 하는 스위칭 장치.