KR100307528B1 - Fabricating method of multi-level wiring structure for semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 다층배선구조의 제조방법에 관한 것으로, 특히 이중 상감법(dual damasence process)을 이용한 반도체 소자의 다층배선 구조 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a multilayer wiring structure of a semiconductor device, and more particularly, to a method for manufacturing a multilayer wiring structure of a semiconductor device using a dual damasence process.
반도체 소자의 집적도가 높아짐에 따라, 3층 배선 또는 그 이상의 다층 배선 구조를 채택하는 것이 일반적이 되었다. 종래에는 그러한 다층배선 구조를 제조하기 위하여, 반도체 기판상에 하부 도전층 패턴을 형성하고, 상기 하부 도전층 패턴위에 절연층을 형성하여 상부 도전층 패턴과 하부 도전층 패턴간을 전기적으로 절연한 다음, 상기 절연층을 선택적으로 식각하여 상기 하부 도전층 패턴과 상기 상부 도전층 패턴간을 연결하기 위한 비아홀을 형성하고, 상기 비아홀 및 상기 절연층 패턴위에 도전층을 형성한 후 패터닝하여 상부 도전층 패턴을 형성하는 공정을 반복수행함으로써 달성할 수 있었다. 그러나 그러한 종래의 다층배선구조의 제조방법에 따르면 1층 또는 2층 정도의 다층 배선의 제조시에는 큰 문제가 없으나, 3층, 또는 그 이상의 다층 배선구조에서는 배선의 층수가 높아질수록 반도체 기판상에 형성된 구조물들의 단차가 심해져서 상하 도전층 패턴간의 단락 및 도전층 패턴이 끊어짐 등의 문제들이 발생하였다.As the degree of integration of semiconductor elements has increased, it has become common to adopt a three-layer wiring or a multilayer wiring structure of more. Conventionally, in order to manufacture such a multi-layered wiring structure, a lower conductive layer pattern is formed on a semiconductor substrate, and an insulating layer is formed on the lower conductive layer pattern to electrically insulate the upper conductive layer pattern from the lower conductive layer pattern. Selectively etching the insulating layer to form a via hole for connecting the lower conductive layer pattern to the upper conductive layer pattern, forming a conductive layer on the via hole and the insulating layer pattern, and then patterning the upper conductive layer pattern It was possible to achieve by repeating the step of forming a. However, according to the conventional manufacturing method of the multilayer wiring structure, there is no big problem in the production of the multilayer wiring of about one layer or two layers, but in the three-layer or more multilayer wiring structure, the higher the number of wiring layers is on the semiconductor substrate Problems such as shortening between the upper and lower conductive layer patterns and disconnection of the conductive layer pattern occurred due to the increased level of the formed structures.
그러한 문제점을 해결하기 위해, 상감법이라고 불리는 다층 배선구조 제조방법을 채용하기 시작하였다. 즉, 하부도전층 패턴상에 절연막을 형성하고, 상기 절연막을 식각하여 상부도전층 패턴에 상응하는 트렌치 및 상부 도전층과 하부도전층을 연결하는 연결부(interconnect)에 상응하는 위치에 비아홀을 미리 형성해두고, 상기 트렌치 및 비아홀에 도전막을 채워 넣은 방법이 그것인데, 이 방법에 따르면 상부 도전층 패턴 형성후에도 평탄한 최상면을 갖기 때문에, 다층 배선공정을 수행하여도 배선간의 단락(short) 및 배선이 끊어지는 문제가 발생하지 않아 반도체 소자의 신뢰성이 향상된다.In order to solve such a problem, the manufacturing method of the multilayer wiring structure called the damascene method was started. That is, an insulating layer is formed on the lower conductive layer pattern, and the insulating layer is etched to form a via hole in a position corresponding to a trench corresponding to the upper conductive layer pattern and an interconnection connecting the upper conductive layer and the lower conductive layer. In this case, the trench and the via hole are filled with a conductive film. According to this method, since the uppermost conductive layer pattern is formed even after the upper conductive layer pattern is formed, the short circuit and the wiring between the wirings are disconnected even when the multilayer wiring process is performed. There is no problem and the reliability of the semiconductor device is improved.
종래 상감법에 따른 다층 배선구조 제조방법이 미국특허번호 4,789,648에 자세히 기재되어 있다. 종래 상감법을 이용한 반도체 소자의 다층 배선구조의 제조방법의 일예를 설명하면 다음과 같다.A method for manufacturing a multilayer wiring structure according to the conventional inlay method is described in detail in US Pat. No. 4,789,648. An example of a method of manufacturing a multilayer wiring structure of a semiconductor device using a conventional damascene method is as follows.
먼저, 도1a에 도시한 바와같이 반도체 기판(11)상에 하부 도전층 패턴(12)을 형성하고, 상기 하부 도전층 패턴(12) 및 상기 반도체 기판(11)의 상면에 절연막인 제1산화막(13)을 형성한다. 다음으로 상기 산화막(13)위에 식각종료막(14)으로서 질화막을 형성하고, 상기 식각종료막(14)위에 절연막으로서 제2산화막(15)을 형성한다. 상기 식각 종료막(14)은 약 1500Å정도의 두께로 형성되고 상기 제2산화막(15)은 약 5000Å정도의 두께로 형성된다.First, as shown in FIG. 1A, a lower conductive layer pattern 12 is formed on a semiconductor substrate 11, and a first oxide film as an insulating film is formed on the lower conductive layer pattern 12 and the upper surface of the semiconductor substrate 11. (13) is formed. Next, a nitride film is formed as an etch stop film 14 on the oxide film 13, and a second oxide film 15 is formed as an insulating film on the etch finish film 14. The etch stop layer 14 is formed to a thickness of about 1500 kPa and the second oxide film 15 is formed to a thickness of about 5000 kPa.
다음으로 도1b에 도시하는 바와 같이, 상기 제2산화막(15)을 부분적으로 식각하여, 상부 도전층 패턴에 상응하는 형상의 트렌치(16)를 형성한다. 상기 트렌치(16)의 전체 깊이는 식각종료막(14)의 두께 1500Å와 제2산화막(15)의 두께 5000Å을 합한 6500Å 정도가 된다.Next, as shown in FIG. 1B, the second oxide film 15 is partially etched to form a trench 16 having a shape corresponding to the upper conductive layer pattern. The total depth of the trench 16 is about 6500 mm, which is the sum of the thickness of 1500 mm of the etching finish film 14 and the thickness of 5000 mm of the second oxide film 15.
다음으로, 상기 도1b의 전체 구조위에 포토레지스트막을 형성한다. 이때, 상기 제2산화막(15)상의 상기 포토레지스트 패턴의 두께는 약 8000~10000Å 정도가 되도록 한다. 상기 제2산화막(15)위의 포토레지스트막의 두께가 8000Å 이하로 얇아지면 비아홀 형성을 위한 식각공정동안, 포토레지스트막이 식각되고 그 아래의 제2산화막(15)까지 식각될 우려가 있다. 따라서 상기 제2산화막(15)의 식각을 방지하기 위해서는 상기 제2산화막(15) 위의 포토레지스트막의 두께는 충분히 두껍게 형성한다. 또, 상기 제2산화막(15)상의 포토레지스트막 패턴의 두께를 8000~10000Å 정도의 두께로 형성하기 위해서는 8cp 정도의 점도를 갖는 포토레지스트를 2000rpm~3000rpm으로 회전 코팅함으로써 형성한다. 상기 점도를 나타내는 단위인 cp는 centi-poise의 약어이며, 물의 점도를 1cp라 할 때 용액의 상대적인 점도를 나타내는 단위이다. 한편, 포토레지스트막은 점도가 매우 낮고 회전코팅법으로 형성하기 때문에, 산화막위에 포토레지스트막의 상면의 높이와 트렌치내의 포토레지스트막의 상면의 높이가 거의 같아진다. 따라서, 트렌치(11) 내부에서의 상기 포토레지스트 패턴의 두께는 트렌치의 깊이에 상기 산화막위에 형성한 포토레지스트막의 두께를 합한 두께가 즉 약 14500~16500Å 정도가 된다.Next, a photoresist film is formed over the entire structure of FIG. 1B. At this time, the thickness of the photoresist pattern on the second oxide film 15 is about 8000 to 10,000 Å. If the thickness of the photoresist film on the second oxide film 15 becomes thinner than 8000 kPa, the photoresist film may be etched and etched down to the second oxide film 15 under the etching process for forming the via hole. Therefore, in order to prevent the etching of the second oxide film 15, the thickness of the photoresist film on the second oxide film 15 is sufficiently thick. In addition, in order to form a thickness of the photoresist film pattern on the second oxide film 15 to a thickness of about 8000 to 10,000 Pa, it is formed by rotating coating a photoresist having a viscosity of about 8 cps at 2000 rpm to 3000 rpm. Cp, which is a unit representing the viscosity, is an abbreviation of centi-poise, and is a unit representing the relative viscosity of a solution when the viscosity of water is 1 cp. On the other hand, since the photoresist film has a very low viscosity and is formed by the rotation coating method, the height of the top surface of the photoresist film and the height of the top surface of the photoresist film in the trench are almost the same on the oxide film. Accordingly, the thickness of the photoresist pattern in the trench 11 is about 14500 to 16500 kPa, which is the thickness of the trench plus the thickness of the photoresist film formed on the oxide film.
다음으로, 도1c에 도시하는 바와 같이, 비아홀을 형성하기 위해, 상기 트렌치(16)상의 포토레지스트막 소정부위에 포토리소그라피 공정을 수행하여 윈도우(18)를 형성한다. 상기 포토레지스트막은 윈도우(18)을 갖는 포토레지스트막 패턴(17)이 된다. 다음으로 상기 포토레지스트막 패턴(17)을 마스크로하여 상기 윈도우(18)를 통하여 상기제1산화막(13)을 식각하고 포토레지스트막 패턴(17)을 제거하여 도1d와 같이 비아홀(19)를 형성한다.Next, as shown in FIG. 1C, to form a via hole, a window 18 is formed by performing a photolithography process on a predetermined portion of the photoresist film on the trench 16. The photoresist film becomes a photoresist film pattern 17 having a window 18. Next, the first oxide layer 13 is etched through the window 18 using the photoresist layer pattern 17 as a mask, and the photoresist layer pattern 17 is removed to remove the via holes 19 as shown in FIG. 1D. Form.
다음으로 상기 비아홀(19) 및 트렌치(16)를 채우도록 도1d의 전체 구조위에 도전층(미도시)을 형성한 후 화학기계연마 공정을 실시하여 도1e와 같이 상부 도전층 패턴(20)과 상하부 도전층 패턴(12)(20)간을 연결하는 연결부(21)를 동시에 형성한다.Next, a conductive layer (not shown) is formed on the entire structure of FIG. 1D to fill the via hole 19 and the trench 16, and then a chemical mechanical polishing process is performed to form the upper conductive layer pattern 20 and the upper conductive layer pattern 20 as shown in FIG. 1E. The connection portions 21 connecting the upper and lower conductive layer patterns 12 and 20 are formed at the same time.
그러나 상기와 같은 종래의 다층배선구조의 제조방법에서는, 트렌치내의 포토레지스트막의 두께가 14500~16500Å이나 되는 상태에서 비아홀 형성을 위한 포토레지스트 패터닝을 해야하는 문제가 있다. 그런데 일반적인 포토리소그라피 공정에서 레지스트막의 두께가 두꺼울수록 해상한계가 낮아진다. 즉 도7에서 도시하는 바와 같이, 포토 레지스트막의 두께가 6900Å인 경우, 얻을 수 있는 해상한계 패턴폭은 0.18um 이지만, 포토 레지스트막의 두께가 10400Å인 경우와 11800Å인 경우는 각각 0.22um, 0.26um로 해상 한계 선폭이 두꺼워 진다. 즉, 포토레지스트막의 두께가 두꺼우면 미세한 패턴을 형성하기 어렵다는 것을 알 수 있다. 최근의 256M DRAM 및 그 이상급의 DRAM을 제조하는데 있어서 0.18um 이하의 디자인 룰을 목표로하고 있기 때문에, 상기 종래의 공정에서와 같은 방법으로는 포토레지스트막의 두께가 두껍기 때문에 그러한 목표를 달성하기 어려운 문제가 있었다.However, in the conventional method of manufacturing a multilayer wiring structure as described above, there is a problem in that photoresist patterning for forming via holes is required in a state in which the thickness of the photoresist film in the trench is 14500 to 16500 kPa. However, in the general photolithography process, the thicker the resist film is, the lower the resolution limit is. That is, as shown in Fig. 7, when the thickness of the photoresist film is 6900Å, the obtained resolution limit pattern width is 0.18um, but when the thickness of the photoresist film is 10400Å and 11800Å, it is 0.22um and 0.26um, respectively. The resolution margin line becomes thicker. That is, when the thickness of the photoresist film is thick, it can be seen that it is difficult to form a fine pattern. In order to manufacture the latest 256M DRAMs and higher-grade DRAMs, the design rule of 0.18 um or less is aimed. Therefore, such a problem is difficult to achieve because the thickness of the photoresist film is thick in the same manner as in the conventional process. There was.
또한, 현재 개발되어 있는 포토리소그라피 공정에서 일반적으로 초점심도의 여유는 0.4~0.6㎛ 정도이다. 그런데 종래의 기술에서는 포토레지스트막의 두께가 14000Å 이상의 두께를 갖기 때문에 최대 초점심도 여유를 적용한다 해도, 그초점심도 여유의 2배 즉 12000Å 이상으로 포토레지스트막의 두께가 두껍기 때문에, 포토레지스트막의 두께가 초점심도 여유를 벗어나므로, 포토레지스트막이 잘 해상되지 않는 경우도 있다. 특히 비아홀의 크기가 약 0.3㎛ 이하의 미세홀인 경우 감광막 패턴간 브리지(bridge) 현상이 발생하여 비아홀이 형성되지 않는 문제가 있었다.In addition, in the photolithography process currently being developed, the margin of focus depth is generally about 0.4 to 0.6 µm. However, in the prior art, since the thickness of the photoresist film is 14000 GPa or more, even when the maximum depth of focus margin is applied, the thickness of the photoresist film is twice as large as the depth of focus margin, that is, 12000 GPa or more. Since the depth margin is out of range, the photoresist film may not be resolved well. In particular, when the size of the via hole is about 0.3 μm or less, the photoresist pattern bridge occurs, and thus the via hole is not formed.
또한, 종래에는 트렌치 소정부위에 비아홀을 형성하기 위한, 비아홀 마스크를 형성할 때, 비아홀의 크기에 상응하는 개방부를 갖는 마스크를 형성하기 때문에, 위치정렬이 잘 못되는 경우, 실제 형성되는 비아홀의 크기가 설계상의 비아홀의 크기에 비해 줄어들어, 상하층 배선간의 접촉저항의 증가 또는 접촉불량등의 문제점이 있었다.In addition, since a mask having an opening corresponding to the size of the via hole is formed when the via hole mask is conventionally formed to form the via hole in a predetermined portion of the trench, the size of the via hole actually formed when the alignment is not proper. As a result, the size of the via hole is reduced compared to the size of the via hole, and there is a problem such as an increase in contact resistance or a poor contact between the upper and lower layers.
본발명은 종래 문제점에 비추어 안출된 것으로, 본발명의 목적은 포토레지스트막의 두께를 얇게하여 해상력을 높임으로써, 신뢰성이 높은 반도체 소자를 제조하기 위한 반도체 소자의 다층배선 구조 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the conventional problems, and an object of the present invention is to provide a method for manufacturing a multilayer wiring structure of a semiconductor device for manufacturing a highly reliable semiconductor device by increasing the resolution by thinning a photoresist film.
본발명은 또한 비아홀 마스크 형성시, 비아홀의 크기보다 큰 개방부를 갖는 개량된 비아홀 마스크를 형성함으로써, 상하층 배선간의 접촉 불량 및 접촉저항 증가를 방지하여 신뢰성이 높은 반도체 소자를 제조할 수 있는 반도체 소자의 다층배선 구조의 제조방법을 제공한다.The present invention also provides a semiconductor device capable of manufacturing a highly reliable semiconductor device by forming an improved via hole mask having an opening larger than the size of the via hole when the via hole mask is formed, thereby preventing contact failure and increase in contact resistance between upper and lower layer wirings. It provides a method for producing a multilayer wiring structure of.
본발명의 목적을 달성하기 위하여, 하부 도전층 패턴 상부에 제1절연막과 제1식각 종료막과 제2절연막과 제2식각종료막을 순차적으로 증착하고, 상기 제2식각 종료막, 제2절연막, 제1식각 종료막을 식각하여 상부 도전층 패턴에 상응하는형상의 트렌치를 형성하고, 상기 제2식각종료막위에 약 1000~3000Å정도 두께의 얇은 포토레지스트막이 쌓이도록, 반도체 기판 상부 구조의 전면에 포토레지스트막을 형성한 다음, 포토리소그라피를 실시하여 상기 트렌치 소정부위에 개방부를 형성하고, 상기 개방부를 통해 상기 제1절연막을 식각하여 비아홀을 형성하고, 상기 비아홀과 상기 트렌치에 도전성 재료를 채우는 공정을 포함하는 반도체 소자의 다층 배선구조의 제조방법을 제공한다.In order to achieve the object of the present invention, the first insulating film, the first etching finish film, the second insulating film and the second etching finish film is sequentially deposited on the lower conductive layer pattern, the second etching finish film, the second insulating film, The first etch finish layer is etched to form trenches corresponding to the upper conductive layer pattern, and a thin photoresist film having a thickness of about 1000 to 3000 m 3 is deposited on the second etch finish layer to form a photoresist on the entire surface of the upper structure of the semiconductor substrate. Forming a resist film, and then performing photolithography to form an opening in a predetermined portion of the trench, etching the first insulating layer through the opening to form a via hole, and filling the via hole and the trench with a conductive material. A method for manufacturing a multilayer wiring structure of a semiconductor device is provided.
또, 상기 개방부는 트렌치의 길이 방향과 직각인 방향으로의 길이가 긴 직사각형 이거나, 타원형이거나, 라인형이고, 제2식각 종료막의 상면이 적어도 일부 노출되는 것을 특징으로 하는 반도체 소자의 다층 배선구조의 제조방법을 제공한다.The opening may be a rectangular, elliptical, or linear shape having a long length in a direction perpendicular to the longitudinal direction of the trench, and at least partially exposing an upper surface of the second etch finish layer. It provides a manufacturing method.
도1a 내지 도1e는 종래 반도체 소자의 다층배선 구조 제조방법의 일예를 도시한 공정순서도이다.1A to 1E are process flowcharts showing an example of a method for manufacturing a multilayer wiring structure of a conventional semiconductor device.
도2a 내지 도2f, 도3a 내지 도3f는 본발명에 따른 반도체 소자의 다층배선 구조의 제조공정 순서도이다.2A to 2F and 3A to 3F are flowcharts of a manufacturing process of a multilayer wiring structure of a semiconductor device according to the present invention.
도4a 및 도4b는 각각 도2c, 도3c의 공정에 대응하는 본발명의 다른 실시례이다.4A and 4B show another embodiment of the present invention corresponding to the process of FIGS. 2C and 3C, respectively.
도5a 및 도5b는 각각 도2c, 도3c의 공정에 대응하는 본발명의 또다른 실시례이다.5A and 5B show another embodiment of the present invention corresponding to the process of FIGS. 2C and 3C, respectively.
도6은 비아홀 마스크가 미스 얼라인 먼트 된 경우의 평면도를 도시한 것이다.6 is a plan view of the case where the via hole mask is misaligned.
도7은 포토 레지스트막의 여러 두께에 따른, 설계상의 선폭과 실제 해상된 선폭간의 관계를 나타내는 그래프이다.7 is a graph showing the relationship between the design line width and the actual resolution line width according to various thicknesses of the photoresist film.
도8은 포토레지스트막의 점도에 따른, 포토레지스트막 도포시의 웨이퍼 회전속도와 형성되는 포토레지스트막 두께의 관계를 나타내는 그래프이다.Fig. 8 is a graph showing the relationship between the wafer rotational speed and the thickness of the formed photoresist film upon application of the photoresist film according to the viscosity of the photoresist film.
***** 도면부호의 설명 ********** Explanation of Drawings *****
31 : 하부 도전층 패턴 32 : 제1절연막31 lower conductive layer pattern 32 first insulating film
33 : 제1 식각 종료막 34 : 제2절연막33: first etching finish film 34: second insulating film
35 : 제2 식각 종료막 36 : 제1 포토레지스트 패턴35 second etching finish layer 36 first photoresist pattern
37 : 트렌치 38, 38a, 38b : 개방부37: trench 38, 38a, 38b: opening
39, 39a, 39b : 제2 포토레지스트 패턴 40 : 비아홀39, 39a, 39b: second photoresist pattern 40: via hole
41 : 금속막 41a : 상부 도전층 패턴41 metal film 41a upper conductive layer pattern
41b : 연결부41b: connection
본발명의 다층배선 구조 제조방법에 대해 도2a 내지 도2f 및 도3a 내지 도3f를 참조하여 설명하면 다음과 같다. 도2a 내지 도2f는 본발명의 반도체 소자의 다층 배선구조를 제조하는 공정 순서를 나타내는 평면도이고, 도3a 내지 도3f는 각 도2a 내지 도2e의 IIIi-IIIi(i=a ~ f)선에 따른 종단면도이다. 따라서, 도2a 내지 도2f의 각 도면부호가 의미하는 것과 도3a 내지 도3f의 도면부호가 의미하는 것이 같은 구성요소인 경우에는 같은 도면부호로 표시하였다.A method of manufacturing a multilayer wiring structure according to the present invention will be described with reference to FIGS. 2A to 2F and 3A to 3F. 2A to 2F are plan views showing a process sequence for manufacturing a multilayer wiring structure of the semiconductor device of the present invention, and FIGS. 3A to 3F are line IIIi-IIIi (i = a to f) of FIGS. 2A to 2E, respectively. According to the longitudinal section. Accordingly, the same reference numerals denote the same components when the respective reference numerals of FIGS. 2A to 2F and the reference numerals of FIGS. 3A to 3F mean the same components.
먼저 도2a 또는 도3a(도3a는 도2a의 IIIa-IIIa선에 따른 종단면도)에 도시된 바와 같이 반도체 기판(미도시)상에 하부 도전층 패턴(31)을 형성한다. 상기 하부 도전층 패턴의 재료는 알루미늄(Al) 또는 구리(Cu)등으로 형성하는 것이 바람직하다. 또, 상기 하부 도전층 패턴(31) 및 상기 반도체 기판(미도시)위에 약 5000Å의 제1절연막(32)을 형성한다. 다음으로 상기 제1절연막(32)위에 약 1500Å 정도의 제1식각 종료막(33)과 약 5000Å 정도의 제2절연막(34)과 1000Å 정도의 제2식각 종료막(35)을 순차적으로 형성한다. 상기 제1절연막(32) 및 제2절연막(34) 의 재료는 실리콘 산화막이거나 또는 플라즈마 강화 화학기상증착법(PECVD; plasma enhanced chemical vapoer deposition)으로 형성한 TEOS막(tetra-ethyl-orthosilicate)이다. 이때, 상기 제1식각 종료막(33) 및 제2 식각종료막(35)은, 상기 제1, 제2 절연막 재료인 실리콘 산화막 또는 TEOS막에 대해 식각 선택비가 높은 실리콘 질화막(SixNy)인 것이 바람직하다.First, a lower conductive layer pattern 31 is formed on a semiconductor substrate (not shown) as shown in FIG. 2A or 3A (FIG. 3A is a longitudinal cross-sectional view along the line IIIa-IIIa in FIG. 2A). The material of the lower conductive layer pattern is preferably formed of aluminum (Al) or copper (Cu). In addition, a first insulating layer 32 of about 5000 kV is formed on the lower conductive layer pattern 31 and the semiconductor substrate (not shown). Next, on the first insulating film 32, a first etch finish film 33 of about 1500 mW, a second insulating film 34 of about 5000 mW, and a second etch finish film 35 of about 1000 mW are sequentially formed. . The material of the first insulating film 32 and the second insulating film 34 is a silicon oxide film or a TEOS film (tetra-ethyl-orthosilicate) formed by plasma enhanced chemical vapor deposition (PECVD). In this case, the first etch stop layer 33 and the second etch stop layer 35 may be silicon nitride (SixNy) having a high etching selectivity with respect to the silicon oxide film or the TEOS film, which is the first and second insulating film materials. Do.
다음으로 상기 제2식각종료막(35)위에 약 5000Å정도 두께의 제1포토 레지스트 패턴(36)을 형성한다. 상기 제1포토레지스트 패턴(36)은 트렌치를 형성하기 위한 마스크로서의 역할을 하므로 이하 트렌치 마스크라고 한다.Next, a first photoresist pattern 36 having a thickness of about 5000 mW is formed on the second etch finish layer 35. Since the first photoresist pattern 36 serves as a mask for forming a trench, the first photoresist pattern 36 is referred to as a trench mask.
다음으로 도2b 또는 도3b(도2b의 IIIb-IIIb선에 따른 종단면도)와 같이 상기 트렌치 마스크(36)를 이용하여 상기 제2식각 종료막(35)과 제2절연막(34)과 제1식각 종료막(33)을 차례로 식각하여 트렌치(37)를 형성한다.Next, as shown in FIG. 2B or FIG. 3B (a longitudinal cross-sectional view along the line IIIb-IIIb of FIG. 2B), the second etching finish layer 35, the second insulating layer 34, and the first insulating layer 35 are formed using the trench mask 36. The etching stop layer 33 is sequentially etched to form the trench 37.
다음으로, 상기 트렌치 마스크(36)를 제거한다. 상기 트렌치(37)의 저면은 제1절연막(32)의 상면이 된다. 또, 상기 트렌치(37)의 깊이는 제2절연막(34) 및 제1, 제2 식각종료막(33, 35)의 두께를 합한 7500Å 정도가 된다.Next, the trench mask 36 is removed. The bottom of the trench 37 is an upper surface of the first insulating layer 32. In addition, the depth of the trench 37 is about 7500 kPa including the thicknesses of the second insulating film 34 and the first and second etching finish films 33 and 35.
다음으로, 도2c 또는 도3c(도2c의 IIIc-IIIc선에 따른 종단면도)에 도시하는 바와 같이, 도2b 또는 도3b의 전체구조위에 제2 포토레지스트막을 형성하는데, 이때, 상기 제2식각종료막(35)위의 제2 포토레지스트막의 두께가 약 1000~3000Å정도가 되도록 한다. 이 경우, 트렌치 내에는 트렌치 깊이에, 상기 제2식각 종료막(35)위에 형성된 포토레지스트막의 두께 즉, 7500Å에 1000~3000Å을 합한 8500~10500Å의 포토레지스트막이 형성 된다. 다음으로, 상기 제2 포토레지스트막에 포토리소그라피 공정을 실시하여 비아홀을 형성하기 위한 개방부(38)을 형성한다. 결과적으로, 상기 제2 포토레지스트막은 개방부(38)를 갖는 제2 포토레지스트막 패턴(39)이 된다. 또, 상기 제2 포토레지스트막 패턴(39)은 비아홀 형성을 위한 마스크 이므로, 이하 비아홀 마스크라고 한다. 상기 비아홀 마스크 형성시, 트렌치 내의 포토레지스트막의 두께가 8500~10500Å로 되어, 종래14500Å~16500Å의 두께에 비히 훨씬 얇아지므로, 그만큼 해상력이 향상되는 효과가 있다. 그러한 효과는 도7의 그래프로부터 잘 알 수 있다. 즉 포토레지스트막의 두께와 얇아질수록 해상도는 좋아진다. 따라서 반도체 소자의 소형화에 따른 패턴 미세화에 대응할 수 있는 효과가 있다. 또, 일반적인 포토리소그라피 공정에서의 초점 심도 여유가 0.4~0.6㎛이므로, 상기 8500~10500Å두께의 포토레지스트막의 중간지점에 초점을 맞추면 상면에서 바닥면까지 충분히 노광되어, 미세홀 형성시 브리지가 생기던 문제가 없어진다.Next, as shown in FIG. 2C or FIG. 3C (a longitudinal cross-sectional view along the IIIc-IIIc line in FIG. 2C), a second photoresist film is formed on the entire structure of FIG. 2B or FIG. 3B, wherein the second etching is performed. The thickness of the second photoresist film on the finish film 35 is about 1000 to 3000 mm 3. In this case, in the trench, a photoresist film having a thickness of the photoresist film formed on the second etch finish film 35, that is, a thickness of 8500 to 10500 ms, which is 1000 to 3000 mm to 7500 ms is formed. Next, an open portion 38 for forming a via hole is formed by performing a photolithography process on the second photoresist film. As a result, the second photoresist film becomes a second photoresist film pattern 39 having an opening 38. In addition, since the second photoresist film pattern 39 is a mask for forming a via hole, it is referred to as a via hole mask hereinafter. When the via hole mask is formed, the thickness of the photoresist film in the trench is 8500-10500 kV, which is much thinner than the conventional 14500 kV-16500 kV, thereby improving the resolution. Such effects can be seen well from the graph of FIG. In other words, the thinner and thinner the photoresist film, the better the resolution. Therefore, there is an effect that can cope with the pattern miniaturization according to the miniaturization of the semiconductor device. In addition, since the depth of focus margin in the general photolithography process is 0.4 to 0.6 µm, when the center of the photoresist film having a thickness of 8500 to 10500 microns is focused, it is sufficiently exposed from the top surface to the bottom surface, and a bridge is formed when forming fine holes. The problem goes away.
한편, 상기와 같은 상대적으로 얇은 포토레지스트막은 다음과 같은 방법으로 형성할 수 있다. 즉, 종래에는 약 8000Å의 포토레지스트막을 형성하기 위해 8cp정도의 점도를 갖는 포토레지스트를 이용하여, 반도체 기판을 3000rpm으로 회전하면서 포토레지스트막을 코팅하였다. 그러나, 본발명에서 요구하는 3000Å 이하의 포토레지스트막을 형성하기 위해서는 도8에 도시된 바와 같이, 반도체 기판의 회전속도를 3000rpm 유지하고, 포토레지스트의 점도를 2cp로 낮추는 방법이 있다. 또, 포토레지스트의 점도를 낮추는 방법으로는, 포토레지스트를 조성하는 성분들중 용매(solvent)의 함량을 증가시키면 된다. 현재 5cp정도의 점도를 갖는 포토레지스트의 경우 용매의 함량은 약 80%이다. 따라서 그 보다 점도를 낮추기 위해 용매(solvent)의 함량을 90~95% 정도로 늘려 점도를 낮추는 것이 바람직하다. 또한, 상기와 같이 포토레지스트의 점도를 낮추는 방법 이외에, 포토레지스트의 점도는 그대로 유지하고, 포토레지스트막 코팅시의 반도체 기판의 회전속도를 높이는 방법이 있다. 즉 도8에서 도시하는 바와 같이, 레지스트의 두께를 3000Å 이하로 하기 위해서, 점도가 5cp인 포토레지스트를 이용하는 경우에는 약 6000rpm이상의 회전속도를 갖는 상태에서 포토레지스트막을 형성한다. 즉, 점도를 낮추거나 또는 포토레지스트막 코팅시의 반도체 기판의 회전속도를 높임으로써 포토레지스트막의 두께를 조절할 수 있다.On the other hand, the relatively thin photoresist film as described above can be formed by the following method. That is, in the related art, a photoresist film was coated while rotating a semiconductor substrate at 3000 rpm using a photoresist having a viscosity of about 8 cps to form a photoresist film of about 8000 kPa. However, in order to form a photoresist film of 3000 kPa or less required by the present invention, as shown in FIG. 8, there is a method of maintaining the rotation speed of the semiconductor substrate at 3000 rpm and lowering the viscosity of the photoresist to 2 cps. In addition, as a method of lowering the viscosity of the photoresist, the content of a solvent in the components of the photoresist may be increased. In the case of the photoresist having a viscosity of about 5cp, the solvent content is about 80%. Therefore, it is desirable to lower the viscosity by increasing the content of the solvent (solvent) to about 90-95% to lower the viscosity. In addition to the method of lowering the viscosity of the photoresist as described above, there is a method of maintaining the viscosity of the photoresist as it is and increasing the rotational speed of the semiconductor substrate during coating of the photoresist film. That is, as shown in Fig. 8, in order to make the thickness of the resist 3,000 Pa or less, when using a photoresist having a viscosity of 5 cp, a photoresist film is formed in a state having a rotation speed of about 6000 rpm or more. That is, the thickness of the photoresist film can be controlled by lowering the viscosity or increasing the rotation speed of the semiconductor substrate during the coating of the photoresist film.
또한, 도2c의 비아홀 마스크(39)의 개방부(38)는 도4a 또는 도4b(도4a의 IIIc'-IIIc'선에 따른 종단면도)에 도시된 바와 같이, 상기 트렌치(37)의 길이방향과 직교하는 방향으로 길이가 긴 직사각형 또는 타원 모양(38a)으로 의도하는 비아홀의 치수보다 크게 형성하는 것이 바람직하다. 상기 개방부(38)가 타원 모양인 경우에 타원의 장축(a)의 직경은 의도하는 비아홀의 직경보다 크고, 또한 그 장축의 방향은 상기 트렌치(37)의 길이방향과 직교하는 방향이다. 또한, 타원의 단축(b)의 직경은 의도하는 비아홀의 크기와 같다.In addition, the opening 38 of the via hole mask 39 of FIG. 2C has a length of the trench 37, as shown in FIG. 4A or 4B (a longitudinal cross-sectional view along the line IIIc'-IIIc 'of FIG. 4A). It is preferable that the rectangular or oval shape 38a having a long length in the direction orthogonal to the direction is larger than the intended size of the via hole. When the opening portion 38 has an elliptic shape, the diameter of the major axis a of the ellipse is larger than the diameter of the intended via hole, and the direction of the major axis is perpendicular to the longitudinal direction of the trench 37. In addition, the diameter of the minor axis (b) of the ellipse is equal to the size of the intended via hole.
또, 상기 개방부(38)는 또한 도5a 및 도5b에 도시하는 바와 같이 트렌치(37)의 길이방향과 직교하는 방향으로 형성된라인형 개방부(38b)를 형성할 수도 있다. 상기 도4a, 도5a와 같이 개방부(38a, 38b)의 크기를, 트렌치(37)의 길이 방향과 직교하는 방향으로, 의도하는 비아홀의 크기(도2c의 개방부(38)의 크기) 보다 크게 형성하는 것은 다음과 같은 장점이 있다. 즉 비아홀 마스크(39)의 형성시 이미 형성되어 있는 패턴 즉, 트렌치(37)와 위치정렬을 정확하게 해야 하는데 만일 위치정렬이 잘못되어 비아홀 마스크(39)의 개방부(38)가 도6과 같이 좌측(또는 우측)으로 이동되었을 경우, 개방부(38)를 통해 노출되는 트렌치(37)의 영역 즉 트렌치(37)와 개방부(38)의 교차부분(50)(도면에서 점으로 표시된 부분)이 줄어들게 된다. 결과적으로 후속하는 비아홀 식각 공정시 비아홀의 크기가 의도했던 것 크기보다 줄어들어, 상층 배선과 하층 배선간의 접속 저항이 증가되거나 또는 접속 불량등이 발생하는 문제가 있다.The openings 38 may also form a line opening 38b formed in a direction orthogonal to the longitudinal direction of the trench 37, as shown in Figs. 5A and 5B. As shown in Figs. 4A and 5A, the sizes of the openings 38a and 38b are in a direction orthogonal to the longitudinal direction of the trench 37, rather than the intended size of the via holes (the size of the openings 38 in Fig. 2C). Forming large has the following advantages. That is, when the via hole mask 39 is formed, the alignment of the pattern with the trench 37, which is already formed, must be precisely performed. If the alignment is incorrect, the opening 38 of the via hole mask 39 is left-sided as shown in FIG. Or right), the area of the trench 37 exposed through the opening 38, i.e., the intersection 50 of the trench 37 and the opening 38 (indicated by dots in the drawing) is reduced. do. As a result, in the subsequent via hole etching process, the size of the via hole is smaller than the intended size, resulting in an increase in connection resistance between the upper layer wiring and the lower layer wiring, or a connection failure.
그러나, 도4a, 도5a와 같이, 개방부(38a, 38b)를 원하는 비아홀의 치수보다 크게 형성하면, 제2 포토레지스트 패턴(39)의 형성을 위한 노광시 좌측 또는 우측 방향으로 위치정렬 오차가 발생하여도 비아홀의 크기가 줄어들지 않는 장점이 있다.However, as shown in Figs. 4A and 5A, when the openings 38a and 38b are formed to be larger than the size of the desired via hole, a misalignment error in the left or right direction during exposure for forming the second photoresist pattern 39 is caused. There is an advantage that the size of the via hole does not decrease even if it occurs.
본발명에서 상기와 같이 비아홀 형성용 개방부를 의도하는 비아홀의 크기 보다 크게 형성할 수 있는 중요한 요인은, 제2 절연막(34)위에 제2식각 종료막(35)이 형성되어 있기 때문이다. 즉, 개방부의 크기를 본래 의도하는 비아홀 보다 크게 형성(oversizing)하여도 비아홀 식각 공정동안, 제2절연막의 식각이 방지되어 트렌치(37)의 형상이 그대로 유지되기 때문이다. 그러나, 트렌치의 길이방향으로의 개방부의 크기를 증가시켜서는 안된다. 트렌치 저면에는 식각 종료막이 형성되어 있지 않으므로, 트렌치 길이방향으로의 개방부의 크기가 커지면 제1절연막이 개방부의 크기대로 식각되어 원래 의도했던 비아홀의 크기보다 커지기 때문이다.In the present invention, an important factor that can be formed larger than the size of the via hole intended for the opening for forming the via hole as described above is that the second etching finish layer 35 is formed on the second insulating film 34. That is, even when the size of the opening is oversizing larger than the intended via hole, the second insulating layer is prevented from being etched during the via hole etching process, thereby maintaining the shape of the trench 37. However, the size of the opening in the longitudinal direction of the trench should not be increased. Since the etch stop layer is not formed on the bottom of the trench, when the size of the opening in the trench length direction increases, the first insulating layer is etched to the size of the opening, which is larger than the intended size of the via hole.
상기 설명한 바와 같이, 비아홀 마스크(39, 39a, 39b)가 형성되면 다음으로 비아홀 마스크(39a, 39b, 39c중의 하나)를 이용하여 상기 트렌치(37)의 저면의 제1절연막(32)을 식각하여 도2d와 같은 구조의 비아홀(40)을 형성한다. 이때, 식각공정은 C2F6가스와 C4F8가스의 혼합가스를 이용한 고밀도 플라즈마 반응성이온식각(high density plasma reactive ion etching; HDP RIE)공정이 바람직하다. 상기 도2d는 도5a의 제2 포토레지스트 패턴(39b)을 마스크로 이용하여 형성된 비아홀이다. 도2d의 IIId-III선에 따른 종단면도는 도3d와 같다. 다음으로 비아홀 마스크(39b)를 제거한다.As described above, when the via hole masks 39, 39a, and 39b are formed, the first insulating layer 32 on the bottom surface of the trench 37 is etched using the via hole masks 39a, 39b, and 39c. A via hole 40 having a structure as shown in FIG. 2D is formed. In this case, the etching process is preferably a high density plasma reactive ion etching (HDP RIE) process using a mixed gas of C 2 F 6 gas and C 4 F 8 gas. FIG. 2D is a via hole formed using the second photoresist pattern 39b of FIG. 5A as a mask. The longitudinal cross-sectional view along the IIId-III line of Fig. 2d is the same as that of Fig. 3d. Next, the via hole mask 39b is removed.
다음으로, 상기 도2d 구조의 전면에 도전성 재료인 금속막을 증착한다. 특히 상기 금속막의 재료는 알루미늄(Al) 이거나 구리(Cu)를 사용하였다. 상기 금속막은 비아홀(40)과 트렌치(37)를 완전히 메우고 제2 식각 종료막(35)의 상면에 까지 형성되도록 충분한 두께를 증착한다. 결과적으로 도2e의 구조가 얻어진다. 도3e는 도2e의 IIIe-IIIe선에 따른 종단면도이다. 다음으로 도2e의 구조에 대해, 제2절연막(34)이 노출될 때까지 화학기계연마 공정을 실시하여 도2f와 같은 반도체 소자의 다층 배선구조의 제조를 완료한다. 도3f는 도2f의 IIIf-IIIf선에 따른 종단면도이다. 결과적으로 트렌치(37)를 메운 상부 도전층(41a)과 비아홀(40)을 메운 상부 도전층(41a)과 하부 도전층(31)의 연결부(41b)를 갖는반도체 소자의 다층구조 제조가 완료된다.Next, a metal film, which is a conductive material, is deposited on the entire surface of the structure of FIG. 2D. In particular, the metal film was made of aluminum (Al) or copper (Cu). The metal film is deposited to a sufficient thickness so as to completely fill the via hole 40 and the trench 37 and to be formed on the top surface of the second etching finish film 35. As a result, the structure of Fig. 2E is obtained. FIG. 3E is a longitudinal sectional view taken along line IIIe-IIIe of FIG. 2E; Next, a chemical mechanical polishing process is performed on the structure of FIG. 2E until the second insulating film 34 is exposed to complete the manufacture of the multilayer wiring structure of the semiconductor device as shown in FIG. 2F. FIG. 3F is a longitudinal cross-sectional view taken along line IIIf-IIIf in FIG. 2F. As a result, the manufacture of the multilayer structure of the semiconductor device having the upper conductive layer 41a filling the trench 37 and the connecting portion 41b of the upper conductive layer 41a filling the via hole 40 and the lower conductive layer 31 is completed. .
본발명에서는 다층 절연막의 최상면에 식각종료막을 형성한 상태에서, 이중 상감법에 의한 다층배선구조를 제조하는 방법으로서, 상기 식각종료막이 트렌치 형성후, 비아홀 형성을 위한 비아홀 마스크 형성시, 포토레지스트막의 두께가 종래에 비해 얇아지므로 패턴의 해상도가 향상되고 결과적으로 반도체 소자의 신뢰성이 향상되는 효과가 있다. 또, 비아홀 형성을 위한 비아홀 마스크 형성시, 위치정렬 오차로 인하여 발생하는 비아홀의 크기 감소를 방지하여 배선의 접촉저항 및 접촉 불량문제를 해결하여 반도체 소자의 신뢰성을 향상시키는 효과가 있다.According to the present invention, a method of manufacturing a multilayer interconnection structure using a double damascene method in which an etch finish film is formed on an uppermost surface of a multilayer insulating film, wherein the etch finish film is formed in a trench after forming a via hole mask to form a via hole. Since the thickness becomes thinner than in the related art, the resolution of the pattern is improved and as a result, the reliability of the semiconductor device is improved. In addition, when forming the via hole mask for forming the via hole, the size of the via hole caused by the alignment error is prevented, thereby solving the problem of contact resistance and poor contact of the wiring, thereby improving the reliability of the semiconductor device.
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