KR100300074B1

KR100300074B1 - Test pattern for mos transistor

Info

Publication number: KR100300074B1
Application number: KR1019990026596A
Authority: KR
Inventors: 홍성권
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-07-02
Filing date: 1999-07-02
Publication date: 2001-11-01
Also published as: KR20010008670A

Abstract

본 발명은 모스 트랜지스터의 테스트 패턴에 관한 것으로, 종래 모스 트랜지스터의 테스트 패턴은 채널길이가 동일하고 채널폭이 다른 복수의 모스 트랜지스터를 형성하기 위해 각각 폭이다른 복수의 액티브를 정의하고, 그 복수의 액티브 각각에 채널의 폭이 동일한 복수의 게이트를 형성하여, 게이트길이가 일정치 않아 정확한 특성변화를 측정할 수 없는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 기판상에 종방향으로 배열되며, 각각 폭이 다른 복수의 액티브와; 상기 복수의 액티브 중앙부를 지나는 하나의 일정한 폭을 갖는 게이트와; 상기 게이트에 의해 양분된 복수의 액티브의 일측영역에 접속되는 소스전극과; 상기 복수의 액티브 타측영역에 각각 접속되는 복수의 드레인전극으로 구성하여, 각기 다른 폭의 액티브에 일정한 폭을 갖는 하나의 게이트가 지나도록 하여 채널길이를 정확하게 같도록 형성함으로써, 채널길이를 고정하고 채널폭을 변화시킨 모스 트랜지스터의 특성변화를 정확히 측정할 수 있는 효과가 있다.The present invention relates to a test pattern of a MOS transistor, a test pattern of a conventional MOS transistor defines a plurality of actives each having a different width to form a plurality of MOS transistors having the same channel length and different channel width, Since a plurality of gates having the same channel width are formed in each of the actives, there is a problem that an accurate characteristic change cannot be measured because the gate length is not constant. In view of the above problems, the present invention provides a plurality of active devices arranged in a longitudinal direction on a semiconductor substrate, each having a different width; A gate having one constant width passing through the plurality of active centers; A source electrode connected to one side of the plurality of actives divided by the gate; The channel length is fixed by forming a plurality of drain electrodes connected to the plurality of active other regions, respectively, so that the channel lengths are exactly the same so that one gate having a constant width passes through different active widths. There is an effect that can accurately measure the change in the characteristics of the MOS transistor with a changed width.

Description

TEST PATTERN FOR MOS TRANSISTOR}

본 발명은 모스 트랜지스터의 테스트 패턴에 관한 것으로, 특히 모스 트랜지스터의 게이트 폭과 길이의 변화에 따른 모스 트랜지스터의 특성을 검출하는 테스트 패턴에서 하나의 게이트 길이에 따라 폭이 변화하는 패턴을 형성하여 극미세소자의 측정오류를 줄이는데 적당하도록 한 모스 트랜지스터의 테스트 패턴에 관한 것이다.The present invention relates to a test pattern of a MOS transistor, in particular, in the test pattern for detecting the characteristics of the MOS transistor according to the change in the gate width and length of the MOS transistor to form a pattern that changes the width according to one gate length is very fine It relates to a test pattern of a MOS transistor that is suitable for reducing the measurement error of the device.

종래의 모스 트랜지스터의 테스트 패턴은 특정한 게이트 폭과 길이에 따른 테스트 모스 트랜지스터를 별도로 형성하였으며, 이와 같은 종래 모스 트랜지스터의 테스트 패턴을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The test pattern of the conventional MOS transistor is formed separately from the test MOS transistor according to a specific gate width and length, it will be described in detail with reference to the accompanying test pattern of the conventional MOS transistor.

도1은 종래 모스 트랜지스터의 테스트 패턴을 도시한 평면도로서, 이에 도시한 바와 같이 동일한 기판(1) 상에 서로다른 선폭을 갖는 액티브(2, 3)를 형성하고, 동일한 두께를 갖는 게이트(4, 5)를 상기 액티브(2, 3)의 중앙상부를 지나도록 위치시키고, 소스 패드(6), 게이트 패드(7), 드레인 패드(8)를 액티브(2,3)과 게이트(4,5)에 각각연결하여 실제 모스 트랜지스터를 구현한다.FIG. 1 is a plan view showing a test pattern of a conventional MOS transistor. As shown therein, actives 2 and 3 having different line widths are formed on the same substrate 1, and gates 4, having the same thickness, are formed. 5) is positioned so as to pass through the upper center of the active (2, 3), the source pad (6), gate pad (7), drain pad (8) active (2, 3) and gate (4, 5) Each is connected to implement an actual MOS transistor.

이와 같은 구조를 갖는 모스 트랜지스터의 테스트 패턴은 동일한 채널길이를 갖으며, 채널폭의 변화에 따른 모스 트랜지스터의 특성 변화를 알기위한 것으로, 액티브(2,3)의 폭을 다르게 결정하고, 동일한 두께의 게이트(4,5)를 사용하여 채널의 길이가 동일하고 폭이 다른 두 모스 트랜지스터를 제조하여 게이트, 소스 및 드레인에 특정한 전압을 인가하여 모스 트랜지스터의 특성을 비교한다.The test pattern of the MOS transistor having such a structure has the same channel length and is intended to know the characteristic change of the MOS transistor according to the change of the channel width. Two MOS transistors having the same length and different widths are manufactured using the gates 4 and 5 to apply specific voltages to the gate, the source, and the drain, and compare the characteristics of the MOS transistors.

그러나, 상기와 같이 게이트를 각각 형성하고, 패드 또한 분리하여 사용하는 경우 그 테스트 패턴의 형성에 사용되는 기판의 면적이 증가하는 문제점과 아울러 게이트를 각각 형성함으로써, 그 폭(즉 채널의 길이)이 일정하지 않아 정확한 특성 측정이 용이하지 않은 문제점이 있었다.However, when the gates are formed separately as described above, and the pads are also used separately, the area of the substrate used to form the test pattern increases, and the widths (that is, the lengths of the channels) are formed by forming the gates, respectively. There was a problem that it is not easy to measure the exact characteristics is not constant.

이와 같은 문제점을 감안한 본 발명은 테스트 패턴의 집적도를 향상시키며, 서로다른 게이트 폭을 갖는 테스트 모스 트랜지스터의 채널길이를 동일하게 형성하여 정확한 결과를 얻을 수 있는 모스 트랜지스터의 테스트 패턴을 제공함에 그 목적이 있다.In view of the above problems, the present invention improves the density of test patterns, and provides a test pattern of MOS transistors in which channel lengths of test MOS transistors having different gate widths are formed to be the same to obtain accurate results. have.

도1은 종래 모스 트랜지스터의 테스트 패턴을 보인 평면도.1 is a plan view showing a test pattern of a conventional MOS transistor.

도2는 본 발명 모스 트랜지스터의 테스트 패턴을 보인 평면도.Figure 2 is a plan view showing a test pattern of the MOS transistor of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

A11~A55:액티브 G1~G5:게이트A11-A55: Active G1-G5: Gate

D11~D55:드레인전극 S1~S5:소스D11 to D55: Drain electrodes S1 to S5: Source

상기와 같은 목적은 반도체 기판상에 종방향으로 배열되며, 각각 폭이 다른 복수의 액티브와; 상기 복수의 액티브 중앙부를 지나는 하나의 일정한 폭을 갖는 게이트와; 상기 게이트에 의해 양분된 복수의 액티브의 일측영역에 접속되는 소스전극과; 상기 복수의 액티브 타측영역에 각각 접속되는 복수의 드레인전극으로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a plurality of actives arranged in the longitudinal direction on the semiconductor substrate, each having a different width; A gate having one constant width passing through the plurality of active centers; A source electrode connected to one side of the plurality of actives divided by the gate; This is achieved by configuring a plurality of drain electrodes respectively connected to the plurality of active other side regions, which will be described in detail with reference to the accompanying drawings.

도2는 본 발명 모스 트랜지스터의 테스트 패턴을 보인 평면도로서, 이에 도시한 바와 같이 수직방향으로 서로 다른 폭을 갖는 복수의 액티브(A11, A12, A13, A14, A15)를 배열하고, 그 액티브(A11, A12, A13, A14, A15)를 지나는 동일한 폭의게이트(G1)를 두고, 상기 게이트(G1)과 동일하게 각각의 액티브(A11~A15)를 지나는 소스전극(S1)을 배치하고, 각각의 액티브(A11~A15)에 연결되는 드레인전극(D11~D15)을 배치한다.FIG. 2 is a plan view showing a test pattern of the MOS transistor of the present invention. As shown therein, a plurality of actives A11, A12, A13, A14, and A15 having different widths in the vertical direction are arranged, and the actives A11. , A12, A13, A14, A15, with the same width of the gate (G1) passing through, the same as the gate (G1) to arrange the source electrode (S1) passing through each active (A11 ~ A15), each Drain electrodes D11 to D15 connected to the actives A11 to A15 are disposed.

즉, 폭이 서로 다른 액티브(A11~A15)를 수직방향으로 배치하고, 각 액티브(A11~A15)를 지나는 동일한 폭의 게이트(G1)를 형성하여 동일한 채널길이에 채널의 폭이 다른 복수의 모스 트랜지스터를 제조하며, 이에 따라 채널길이를 정확히 설정하여 모스 트랜지스터의 특성 비교가 용이하게 된다.That is, a plurality of MOSs having different widths of channels in the same channel length are formed by arranging actives A11 to A15 having different widths in the vertical direction, and forming gates G1 having the same width passing through the actives A11 to A15. The transistor is manufactured, and thus, the channel length is accurately set, thereby making it easy to compare the characteristics of the MOS transistor.

또한, 채널폭이 동일하고 채널길이 변화에 대한 모스 트랜지스터의 특성을 검사하기 위해 상기와 같은 액티브(A11~A15) 각각과 서로 대응하여 그 폭을 같이하는 액티브(A21~A25),(A31~A35),(A41~A45),(A51~A55)를 배열하고, 각 액티브(A21~A25),(A31~A35),(A41~A45),(A51~A55)의 중앙을 지나는 게이트(G2),(G3),(G4),(G5)를 배치한다. 이때, 각 게이트(G1~G5)는 모두 그 폭을 달리 하며, 특정한 위치에서 하나로 합쳐지며 게이트신호가 인가되면 각 게이트(G1~G5)에는 동일한 신호가 동시에 인가되도록 한다. 또한, 각 소스전극(S1~S5)에도 동일한 신호가 동시에 인가되도록, 각 소스전극(S1~S5)을 일측에서 접속한다.In addition, active (A21 to A25) and (A31 to A35) having the same channel width and corresponding widths with each of the active (A11 to A15) as described above in order to examine the characteristics of the MOS transistor with respect to the channel length change. ), (A41 to A45), (A51 to A55) are arranged, and the gate G2 passing through the center of each of the active (A21 to A25), (A31 to A35), (A41 to A45), and (A51 to A55). , (G3), (G4) and (G5) are arranged. In this case, each of the gates G1 to G5 has different widths, and is merged into one at a specific position. When the gate signals are applied, the same signals are simultaneously applied to each of the gates G1 to G5. In addition, each source electrode S1 to S5 is connected at one side such that the same signal is simultaneously applied to each source electrode S1 to S5.

즉, 소스전극(S1~S5)과 게이트(G1~G5)에 신호가 인가되면 각 드레인전극(D11~D15),(D21~D25),(D31~D35),(D41~D45),(D51~D55)을 통해 특정한 전압의 신호가 출력되며, 이에 따라 모스 트랜지스터의 채널길이와 폭에 대한 전압, 전류특성과, 채널의 길이 또는 폭이 고정되고, 그 폭 또는 길이가 변경된 모스 트랜지스터의 특성을 동시에 얻어 그 특성을 비교할 수 있게 된다.That is, when signals are applied to the source electrodes S1 to S5 and the gates G1 to G5, the respective drain electrodes D11 to D15, D21 to D25, D31 to D35, and D41 to D45 and D51. D55) outputs a signal of a specific voltage. Accordingly, the voltage and current characteristics of the channel length and width of the MOS transistor, and the length or width of the channel are fixed, and the characteristics of the MOS transistor whose width or length is changed. At the same time, the characteristics can be compared.

이와 같은 구조의 특징은 게이트를 분리하지 않고, 동일한 게이트를 서로다른 액티브를 지나도록 하여 게이트의 형성에서 폭의 변화에 의한 모스 트랜지스터의 채널길이가 변경되는 것을 방지하기 위한 것이며, 이에 따라 좀 더 정확한 채널길이와 폭에 따른 모스 트랜지스터의 특성을 얻을 수 있는 것이다.The characteristic of such a structure is to prevent the channel length of the MOS transistor from being changed by the width change in the formation of the gate by passing the same gate through different actives without separating the gate. The characteristics of the MOS transistor according to the channel length and width can be obtained.

상기한 바와 같이 본 발명 모스 트랜지스터의 테스트 패턴은 하나의 일정한 폭을 갖는 게이트를 서로다른 폭을 갖는 액티브상을 지나도록 하여, 각각의 액티브상에 게이트를 설치하는 것에 비해 정확하게 동일한 채널길이를 갖는 모스 트랜지스터를 제작하여 동일한 채널길이에 대한 채널폭의 변화에 관계된 모스 트랜지스터의 특성을 얻을 수 있는 효과가 있다.As described above, the test pattern of the MOS transistor of the present invention passes a gate having one constant width through an active phase having a different width, and has a MOS having exactly the same channel length as the gates of each active phase. By fabricating a transistor, it is possible to obtain characteristics of a MOS transistor related to a change in channel width for the same channel length.

Claims

A plurality of actives arranged longitudinally on the semiconductor substrate, each having a different width; A gate having one constant width passing through the plurality of active centers; A source electrode connected to one side of the plurality of actives divided by the gate; And a plurality of drain electrodes connected to the plurality of active other side regions, respectively.

The method of claim 1, wherein a plurality of actives having the same width as each of the plurality of actives are arranged in the lateral direction, and a plurality of gates having different widths are passed on the actives arranged in the longitudinal direction, respectively having different widths. Thus, a plurality of MOS transistors whose channel lengths change for the same channel width and a plurality of MOS transistors whose channel widths change for the same channel length are implemented.