KR100290897B1 - MOS capacitor - Google Patents

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Abstract

본 발명은 모스 커패시터에 있어서, 게이트 전극에 전원전압을 인가하는 메탈 패턴을 게이트 전극의 중심부에 구성하여 기생 저항을 최소화, 균등화하는데 적당한 모스 커패시터를 제공하기 위한 것으로써, 기판상에 형성된 정사각형 형태의 게이트 전극, 상기 게이트 전극 양측의 기판내에 형성되는 소오스 및 드레인 영역, 상기 게이트 전극의 중앙부에 상기 게이트 전극과 동일모양의 제 1 패턴과, 상기 제 1 패턴의 일측에서 상기 게이트 전극을 가로지르는 방향으로 패터닝되는 제 2 패턴으로 이루어지는 제 1 메탈, 상기 제 1 패턴의 상부 및 상기 제 2 패턴의 상부에서 각각 콘택되고, 상기 제 1 패턴으로 전원전압을, 상기 제 2 패턴으로 접지전압을 인가하는 제 2 메탈을 포함하여 구성된다.The present invention is to provide a MOS capacitor suitable for minimizing and equalizing parasitic resistance by forming a metal pattern for applying a power supply voltage to the gate electrode in the center of the gate electrode in the MOS capacitor, A gate electrode, a source and drain region formed in the substrate on both sides of the gate electrode, a first pattern having the same shape as the gate electrode in a central portion of the gate electrode, and in a direction crossing the gate electrode on one side of the first pattern; A second metal patterned with a second pattern, a second contacting an upper portion of the first pattern and an upper portion of the second pattern, and applying a power supply voltage to the first pattern and a ground voltage to the second pattern It consists of a metal.

Description

모스 커패시터MOS capacitor

본 발명은 반도체 장치에 관한 것으로 특히, 기생저항 성분을 최소, 균등화시킴으로써 커패시터의 성능뿐만 아니라 커패시터의 면적효율을 향상시키는데 적당한 모스 커패시터(MOS-Capacitor)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and in particular, to a MOS capacitor suitable for improving the area efficiency of a capacitor as well as the performance of the capacitor by minimizing and equalizing parasitic resistance components.

도 1은 일반적인 모스 커패시터를 도시한 평면도로써 커패시턴스를 설명하기 위한 도면이다.FIG. 1 is a plan view illustrating a typical MOS capacitor and illustrating capacitance.

도 1에서, 커패시터 성분은 잘 알려진 바와 같이, 아래와 같은 수식으로 구해진다.In Fig. 1, the capacitor component is well known, and is obtained by the following formula.

CG= COXWeLe+ 2LOXCGBOL+ 2WOLCGDOL C G = C OX W e L e + 2 L OX C GBOL + 2 W OL C GDOL

여기서, CGBOL은 오버랩된 게이트와 벌크(bulk)간의 커패턴스이고, CGDOL은 오버랩된 게이트와 드레인간의 커패시턴스이다.Here, C GBOL is the capacitance between the overlapping gate and the bulk, and C GDOL is the capacitance between the overlapping gate and the drain.

이하, 종래기술에 따른 모스 커패시터를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a MOS capacitor according to the prior art will be described with reference to the accompanying drawings.

도 2는 종래기술에 따른 모스 커패시터의 실제적인 평면도이다.2 is a practical plan view of a MOS capacitor according to the prior art.

도 2에 도시한 바와 같이, 종래 기술에 따른 모스 커패시터는 게이트 전극(21)과, 게이트 전극(21) 양측에 소오스 및 드레인 영역이 형성되고, 상기 소오스 및 드레인 영역에 접지전압(Vss)을 인가하기 위한 제 1 메탈(22)이 콘택되고, 상기 게이트 전극(21)에 전원전압(Vcc)을 인가하기 위한 제 2 메탈(23)이 콘택된다.As shown in FIG. 2, in the MOS capacitor according to the related art, a source electrode and a drain region are formed on both sides of the gate electrode 21 and the gate electrode 21, and a ground voltage Vss is applied to the source and drain region. The first metal 22 for contacting is contacted, and the second metal 23 for applying a power supply voltage Vcc to the gate electrode 21 is contacted.

도면에서도 나타난 바와 같이, 제 2 메탈(23)은 게이트 전극(21)의 일측에 구성되어 콘택홀을 통해 게이트 전극(21)과 전기적으로 연결된다.As shown in the figure, the second metal 23 is configured at one side of the gate electrode 21 and is electrically connected to the gate electrode 21 through a contact hole.

그리고 제 1 메탈(22)은 콘택홀을 통해 소오스 및 드레인 영역과 전기적으로 연결됨과 동시에 접지전압을 인가하는 메탈과 콘택홀을 통해 연결된다.The first metal 22 is electrically connected to the source and drain regions through the contact hole and is connected to the metal and the contact hole applying the ground voltage.

이와 같이 구성된 종래 모스 커패시터는 게이트 전극(21)에 인가되는 전압이 모스 트랜지스터의 문턱전압(VT) 이하에서는 채널이 형성되지 못하므로 게이트 커패시턴스는 0이된다. (여기서, 무시할 정도의 커패시턴스 즉, 2COL가 존재)In the conventional MOS capacitor configured as described above, since the channel is not formed when the voltage applied to the gate electrode 21 is less than or equal to the threshold voltage V T of the MOS transistor, the gate capacitance becomes zero. (Where there is negligible capacitance, ie 2C OL )

그리고 문턱전압 이상(즉, VDS= 0 < VGS-VT)에서는 채널이 형성되어 게이트 커패시턴스는 COXLW로 증가한다.Above the threshold voltage (ie, V DS = 0 <V GS -V T ), a channel is formed and the gate capacitance increases to C OX LW.

여기서, 더 정확한 게이트 커패시턴스를 구하기 위해서는 게이트의 채널길이에 대해 오버랩되는 부분과, 채널폭에 대해 오버랩되는 부분도 고려해야 한다.Here, in order to obtain a more accurate gate capacitance, the overlapping portion with respect to the channel length of the gate and the overlapping portion with respect to the channel width should be considered.

그러나 상기와 같은 종래 모스 커패시터에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional MOS capacitors have the following problems.

커패시터의 면적이 더욱 커지게 되면, 게이트와 소오스 및 드레인간에 커패시턴스 성분이 아닌 기생정항 성분(도 2의 RPO)이 존재하게 된다.As the area of the capacitor becomes larger, parasitic constant components (R PO of FIG. 2), which are not capacitance components, exist between the gate, the source, and the drain.

또한, 레이아웃 구현에 있어서 게이트에 전원을 인가하는 제 2 메탈등으로 인하여 칩의 면적이 비효율적으로 커지게 되는 문제를 유발한다.In addition, in the implementation of the layout, a problem occurs that the area of the chip is inefficiently increased due to the second metal for applying power to the gate.

본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서, 게이트전극에 전압을 인가하는 메탈의 위치를 커패시턴스 구성부위의 중앙에 위치시켜 기생저항 성분을 최소화하고, 레이아웃을 효율적으로 구현하는데 적당한 모스 커패시터를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and by placing a metal to apply a voltage to the gate electrode in the center of the capacitance component to minimize the parasitic resistance component, and to implement a MOS capacitor suitable for efficiently implementing the layout The purpose is to provide.

도 1은 커패시턴스 성분을 도시한 일반적인 모스 커패시터의 구성도1 is a configuration diagram of a typical MOS capacitor showing the capacitance component

도 2는 종래 기술에 따른 모스 커패시터의 구성도2 is a block diagram of a MOS capacitor according to the prior art

도 3은 본 발명의 모스 커패시터의 구성도3 is a configuration diagram of a Morse capacitor of the present invention

도 4는 본 발명의 모스 커패시터를 파워 커패시터 어레이에 적용할 경우 파워 커패시터 어레이의 구성도4 is a configuration diagram of a power capacitor array when the Morse capacitor of the present invention is applied to a power capacitor array

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31 : 게이트 전극 32,32a : 소오스 및 드레인 영역31 gate electrode 32, 32a source and drain regions

33,33a : 제 1, 제 2 패턴 34 : 제 2 메탈33,33a: 1st, 2nd pattern 34: 2nd metal

상기의 목적을 달성하기 위한 본 발명의 모스 커패시터는 기판상에 형성된 정사각형 형태의 게이트 전극, 상기 게이트 전극 양측의 기판내에 형성되는 소오스 및 드레인 영역, 상기 게이트 전극의 중앙부에 상기 게이트 전극과 동일모양의 제 1 패턴과, 상기 제 1 패턴의 일측에서 상기 게이트 전극을 가로지르는 방향으로 패터닝되는 제 2 패턴으로 이루어지는 제 1 메탈, 상기 제 1 패턴의 상부 및 상기 제 2 패턴의 상부에서 각각 콘택되고, 상기 제 1 패턴으로 전원전압을, 상기 제 2 패턴으로 접지전압을 인가하는 제 2 메탈을 포함하여 구성된다.The MOS capacitor of the present invention for achieving the above object is a square-shaped gate electrode formed on a substrate, source and drain regions formed in the substrate on both sides of the gate electrode, the same shape as the gate electrode in the center of the gate electrode A first metal comprising a first pattern and a second pattern patterned in a direction crossing the gate electrode on one side of the first pattern, contacting each of an upper portion of the first pattern and an upper portion of the second pattern, And a second metal for applying a power supply voltage in a first pattern and a ground voltage in the second pattern.

이하, 본 발명의 모스 커패시터를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a MOS capacitor of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명의 모스 커패시터에 따른 레이아웃도이다.3 is a layout diagram according to the Morse capacitor of the present invention.

도 3에 도시한 바와 같이, 기판상에 형성되는 정사각형 형태의 게이트 전극(31)과, 상기 게이트 전극(31)의 양측의 기판내에 각각 형성되는 소오스 및 드레인 영역(32,32a)과, 상기 게이트 전극(31)의 중앙부에 상기 게이트 전극(31)과 동일한 모양으로 패터닝되는 제 1 패턴(33)과, 상기 제 1 패턴(33)의 일측에서 상기 게이트 전극(31)을 가로지르는 방향으로 패터닝되는 제 2 패턴(33a)으로 이루어진 제 1 메탈과, 상기 제 1 패턴(33)의 상부 및 제 2 패턴(33a)의 상부에서 각각 콘택되어 상기 제 1 패턴(33)으로 전원전압을 인가하고, 상기 제 2 패턴(33a)으로 접지전압을 인가하는 제 2 메탈을 포함하여 구성된다.As shown in FIG. 3, a square-shaped gate electrode 31 formed on a substrate, source and drain regions 32 and 32a respectively formed in the substrate on both sides of the gate electrode 31, and the gate The first pattern 33 is patterned in the same shape as the gate electrode 31 at the center of the electrode 31, and is patterned in a direction crossing the gate electrode 31 at one side of the first pattern 33. A first metal formed of a second pattern 33a and an upper portion of the first pattern 33 and an upper portion of the second pattern 33a are respectively contacted to apply a power supply voltage to the first pattern 33; The second pattern 33a includes a second metal for applying a ground voltage.

여기서, 상기 소오스 및 드레인 영역(32,32a)의 상부에서는 상기 제 2 패턴(33a)이 콘택홀을 통해 소오스 및 드레인 영역(32,32a)과 전기적으로 연결되고, 상기 제 1 패턴(33) 및 제 2 패턴(33a)은 각각 콘택홀을 통해 제 2 메탈(34)과 전기적으로 연결된다.Here, the second pattern 33a is electrically connected to the source and drain regions 32 and 32a through a contact hole in the upper portion of the source and drain regions 32 and 32a, and the first pattern 33 and The second patterns 33a are electrically connected to the second metal 34 through contact holes, respectively.

그리고, 상기 제 2 메탈(34)은 상기 게이트 전극(31)에 파워(Vcc,Vdd,Vpp)를 인가하기 위한 메탈로써, 제 2 메탈(34)에 인가되는 파워는 직접 게이트 전극(31)으로 전달되지 않고, 게이트 전극(31)의 중앙부에 형성된 제 1 패턴(33)을 통해 게이트 전극(31)으로 인가된다.The second metal 34 is a metal for applying power (Vcc, Vdd, Vpp) to the gate electrode 31, and the power applied to the second metal 34 is directly to the gate electrode 31. It is not transmitted, but is applied to the gate electrode 31 through the first pattern 33 formed in the center portion of the gate electrode 31.

따라서, 도 3에 도시된 바와 같이, 기생저항 성분인 Rpn1, Rpn2, Rpn3, Rpn4가 서로 동일하다.Therefore, as shown in FIG. 3, the parasitic resistance components Rpn1, Rpn2, Rpn3, and Rpn4 are the same.

즉, 게이트 전극(31)에 파워를 인가하는 메탈을 게이트 전극(31)의 중앙부에 구성하여 중앙의 제 1 패턴(33)과 게이트 전극(31)간의 기생저항을 최소화하고, 균등화하였다.That is, a metal for applying power to the gate electrode 31 is formed in the center of the gate electrode 31 to minimize and equalize parasitic resistance between the first pattern 33 in the center and the gate electrode 31.

이와 같은 본 발명의 모스 커패시터를 파워 커패시터 어레이에 적용할 경우, 원하는 파워라인에 게이트 전극을 연결시키면 별도의 게이트 연결라인이 필요없게 되어 반도체 메모리 장치의 면적을 감소시킬 수가 있다.When the MOS capacitor of the present invention is applied to a power capacitor array, connecting a gate electrode to a desired power line eliminates the need for a separate gate connection line, thereby reducing the area of the semiconductor memory device.

이를 도 4에 도시하였다.This is illustrated in FIG. 4.

도 4에 도시한 바와 같이, 메모리 셀 어레이의 주변에 본 발명의 모스 커패시터를 구성하고, 파워라인에 모스 켜패시터의 게이트 전극을 연결하면 셀 간의 가드링역을 할 수가 있다.As shown in Fig. 4, when the MOS capacitor of the present invention is formed around the memory cell array, and the gate electrode of the MOS switch capacitor is connected to the power line, it can serve as a guard ring between cells.

이와 같은 본 발명의 모스 커패시터는 게이트 전극에 인가되는 전압이 문턱전압(VT) 이하일 경우에는 채널이 형성되지 못하므로 게이트 커패시턴스는 0이 된다.In the MOS capacitor of the present invention, when the voltage applied to the gate electrode is less than the threshold voltage (V T ), the channel is not formed, so the gate capacitance becomes zero.

그리고 게이트 전극에 인가되는 전압이 문턱전압(VT)이상에스는 채널이 형성되어 게이트 커패시턴스는 COXLW로 증가한다.In addition, a channel is formed when the voltage applied to the gate electrode is greater than or equal to the threshold voltage V T , and the gate capacitance increases to C OX LW.

이상에서 상술한 바와 같이, 본 발명의 모스 커패시터는 다음과 같은 효과가 있다.As described above, the MOS capacitor of the present invention has the following effects.

게이트 전극에 전압을 인가하는 메탈의 위치를 게이트 전극의 일측에 별도로 구성하지 않고, 게이트 전극의 중앙부에 위치시켜 메탈과 게이트 전극간의 기생저항 성분을 균등화, 최소화시킨다.The position of the metal applying the voltage to the gate electrode is not formed separately on one side of the gate electrode, but is positioned at the center of the gate electrode to equalize and minimize the parasitic resistance component between the metal and the gate electrode.

파워 커패시터 어레이시, 원하는 파워라인에 게이트 전극을 연결시키므로 별도의 게이트 연결라인이 필요치 않아 칩 면적을 최소화시킨다.In power capacitor arrays, the gate electrode is connected to the desired power line, eliminating the need for a separate gate connection line, minimizing chip area.

Claims (4)

기판상에 형성된 정사각형 형태의 게이트 전극과,A square gate electrode formed on the substrate, 상기 게이트 전극 양측의 기판내에 형성되는 소오스 및 드레인 영역과,Source and drain regions formed in the substrate on both sides of the gate electrode; 상기 게이트 전극의 중앙부에 상기 게이트 전극과 동일모양의 제 1 패턴과, 상기 제 1 패턴의 일측에서 상기 게이트 전극을 가로지르는 방향으로 패터닝되는 제 2 패턴으로 이루어지는 제 1 메탈과,A first metal having a first pattern having the same shape as the gate electrode at a central portion of the gate electrode, a second pattern patterned in a direction crossing the gate electrode at one side of the first pattern, 상기 제 1 패턴의 상부 및 상기 제 2 패턴의 상부에서 각각 콘택되고, 상기 제 1 패턴으로 전원전압을, 상기 제 2 패턴으로 접지전압을 인가하는 제 2 메탈을 포함하여 구성되는 것을 특징으로 하는 모스 커패시터.And a second metal contacting each of the upper part of the first pattern and the upper part of the second pattern and applying a power supply voltage to the first pattern and a ground voltage to the second pattern. Capacitors. 제 1 항에 있어서, 상기 제 2 패턴은 콘택홀을 통해 상기 소오스 및 드레인 영역과 전기적으로 연결되는 것을 특징으로 하는 모스 커패시터.The MOS capacitor of claim 1, wherein the second pattern is electrically connected to the source and drain regions through a contact hole. 제 1 항에 있어서, 상기 제 1 패턴은 콘택홀을 통해 상기 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 모스 커패시터.The MOS capacitor of claim 1, wherein the first pattern is electrically connected to the gate electrode through a contact hole. 제 1 항에 있어서, 상기 제 1 패턴을 중심으로 상기 게이트 전극의 사방에 걸쳐 기생저항의 크기는 동일한 것을 특징으로 하는 모스 커패시터.2. The MOS capacitor according to claim 1, wherein the parasitic resistance is the same in all directions of the gate electrode around the first pattern.
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