KR20000041877A - Test pattern of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자에 대한 것으로, 특히 광근접효과에 의해 게이트패턴의 길이가 짧아지는 것을 방지하는 동시에 패턴밀집도를 줄일 수 있으며, 또한 게이트에 전압을 인가할 경우 시간지연을 줄이기에 알맞은 반도체소자의 테스트 패턴에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and in particular, to prevent the shortening of the length of the gate pattern due to the optical proximity effect, and to reduce the pattern density, and to reduce the time delay when a voltage is applied to the gate. It is about a test pattern.
첨부 도면을 참조하여 종래 반도체소자의 테스트 패턴에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a test pattern of a conventional semiconductor device will be described.
도 1은 종래 반도체소자의 테스트 패턴을 나타낸 구조도 이다.1 is a structural diagram showing a test pattern of a conventional semiconductor device.
종래에는 트랜지스터의 특성을 검증하기 위한 테스트패턴에서 게이트 패턴을 일반적으로 'T'자 형태로 구성하였다. 이와 같은 'T'자형의 게이트 패턴은 게이트, 소오스, 드레인의 3개의 전극을 가진 트랜지스터의 기본 특성을 검증하는데 사용할 수 있는 가장 간단한 형태의 테스트패턴이다.In the related art, a gate pattern is generally formed in a 'T' shape in a test pattern for verifying the characteristics of a transistor. The 'T' shaped gate pattern is the simplest form of test pattern that can be used to verify the basic characteristics of a transistor with three electrodes: gate, source and drain.
일반적으로 테스트 패턴은 게이트, 소오스, 드레인에 전압을 인가할 경우 채널에서의 전류의 변화를 측정하므로써 설계된 소자가 바르게 동작하는지 검증하기 위한 목적으로 사용되는데, 매우 긴 게이트패턴의 길이방향으로 동일한 전압이 동시에 인가되어야 하므로 롱채널(long channel)특성을 정확히 도출하는 것이 중요하다.In general, a test pattern is used to verify that a designed device operates properly by measuring a change in current in a channel when a voltage is applied to a gate, a source, and a drain. Since it must be applied at the same time, it is important to derive long channel characteristics accurately.
이와 같은 종래 반도체소자의 테스트 패턴은 도 1에 도시한 바와 같이 액티브영역(1)의 중앙부분을 가로지르도록 T자형의 게이트패턴(2)이 형성되어 있고, 액티브영역(1)에 대한 게이트패턴(2)의 중첩 정확도 및 광근접(optical proximity)효과에 의한 라인 앤드 쇼팅(line end shortening)을 보상하기 위해 게이트패턴(2)의 길이는 아이디얼(ideal)한 게이트패턴의 길이보다 길게 디자인 되어 있다. 그리고 게이트패턴(2) 양측의 액티브영역(1)에는 각각 소오스와 드레인이 있다. 그리고 게이트패턴(2)에 전압을 인가하면 액티브영역(1) 중 게이트패턴이 지나가는 하부에 채널이 형성되고 채널길이는 액티브영역(1)과 중첩된 게이트패턴의 길이 만큼이다. 그리고 게이트패턴(2) 양측의 소오스와 드레인에 전압을 인가하면 소오스에서 드레인으로 전류가 흐르게 되며 이때 트랜지스터가 턴온된다.In the test pattern of the conventional semiconductor device, as illustrated in FIG. 1, a T-shaped gate pattern 2 is formed to cross the center portion of the active region 1, and the gate pattern of the active region 1 is formed. In order to compensate for line end shortening due to the superposition accuracy and optical proximity effect of (2), the length of the gate pattern 2 is designed to be longer than the length of the ideal gate pattern. . Each of the active regions 1 on both sides of the gate pattern 2 has a source and a drain. When a voltage is applied to the gate pattern 2, a channel is formed under the gate pattern of the active region 1, and the channel length is the length of the gate pattern overlapping the active region 1. When a voltage is applied to the source and the drain of both sides of the gate pattern 2, current flows from the source to the drain, and the transistor is turned on.
상기와 같은 종래 반도체소자의 테스트 패턴은 다음과 같은 문제가 있다.The test pattern of the conventional semiconductor device as described above has the following problems.
첫째, 트랜지스터의 채널의 길이가 길어지면 게이트패턴 전체에 동일한 전압을 동시에 인가하는데 걸리는 시간이 길어지고 전압을 인가하는 사이에 일부에 채널이 형성되어 미량의 전류가 흐를 수 있고, 이와 같은 이유로 인하여 트랜지스터가 오동작 할 수 있다.First, the longer the channel length of the transistor, the longer it takes to apply the same voltage to the entire gate pattern at the same time, a small amount of current can flow through the channel is formed between the voltage applied, the transistor for this reason May malfunction.
둘째, 게이트패턴의 중첩 정확도 및 광근접(optical proximity)효과에 의한 라인 앤드 쇼팅(line end shortening)을 보상하기 위해 게이트패턴의 길이는 아이디얼(ideal)한 게이트패턴의 길이보다 길게 디자인하여야 하므로 소자의 집적도가 낮아진다.Second, in order to compensate for line end shortening due to the overlapping accuracy and optical proximity effect of the gate pattern, the length of the gate pattern should be designed to be longer than the length of the ideal gate pattern. The density is lowered.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 길이방향의 게이트패턴의 라인 앤드 쇼트닝(line end shortening)문제를 해결하여 집적도를 높이고, 게이트에 동작전압을 인가할 경우에 시간지연을 감소시킬 수 있는 반도체소자의 테스트 패턴을 제공하는 데 그 목적이 있다.The present invention has been made to solve the above problems, in particular, to solve the line end shortening (line end shortening) problem of the gate pattern in the longitudinal direction to increase the degree of integration, the time delay when applying the operating voltage to the gate It is an object of the present invention to provide a test pattern of a semiconductor device that can be reduced.
도 1은 종래 반도체소자의 테스트 패턴을 나타낸 구조도1 is a structural diagram showing a test pattern of a conventional semiconductor device
도 2는 본 발명 제 1 실시예에 따른 반도체소자의 테스트 패턴을 나타낸 구조도2 is a structural diagram showing a test pattern of a semiconductor device according to a first embodiment of the present invention
도 3은 본 발명 제 2 실시예에 따른 반도체소자의 테스트 패턴을 나타낸 구조도3 is a structural diagram showing a test pattern of a semiconductor device according to a second embodiment of the present invention
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
11: 액티브영역 12: 게이트전극11: active region 12: gate electrode
13: 더미게이트패드 14: 더미전극13: dummy gate pad 14: dummy electrode
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 테스트 패턴은 일정모양으로 정의된 액티브영역, 상기 액티브영역의 중앙을 가로지르도록 형성된 게이트패턴, 상기 게이트패턴 양측의 액티브영역에 형성된 소오스와 드레인, 상기 게이트패턴의 길이방향의 끝단에 형성된 더미게이트패드를 포함하여 구성됨을 특징으로 한다.The test pattern of the semiconductor device of the present invention for achieving the above object is an active region defined in a predetermined shape, a gate pattern formed to cross the center of the active region, source and drain formed in the active region on both sides of the gate pattern, And a dummy gate pad formed at an end in the longitudinal direction of the gate pattern.
첨부 도면을 참조하여 본 발명 반도체소자의 테스트 패턴에 대하여 설명하면 다음과 같다.The test pattern of the semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명 제 1 실시예에 따른 반도체소자의 테스트 패턴을 나타낸 구조도이고, 도 3은 본 발명 제 2 실시예에 따른 반도체소자의 테스트 패턴을 나타낸 구조도이다.2 is a structural diagram showing a test pattern of a semiconductor device according to a first embodiment of the present invention, Figure 3 is a structural diagram showing a test pattern of a semiconductor device according to a second embodiment of the present invention.
본 발명 제 1 실시예에 따른 반도체소자의 테스트 패턴은 광근접(optical proximity)효과에 의한 라인 앤드 쇼팅(line end shortening)을 보상하기 위해서 게이트패턴(12)의 끝단에 더미게이트패드(13)를 형성한 것이다.The test pattern of the semiconductor device according to the first exemplary embodiment of the present invention uses a dummy gate pad 13 at the end of the gate pattern 12 to compensate for line end shortening due to an optical proximity effect. It is formed.
이에 대하여 설명하면 도 2에 도시한 바와 같이 일정영역에 정의된 액티브영역(11)이 있고, 상기 액티브영역(12)의 중앙을 가로지르도록 게이트패턴(12)이 T자형으로 형성되어 있다. 이때 T자형의 게이트패턴(12)의 끝단에 더미게이트패드(13)가 형성되어 있다. 그리고 게이트패턴(12) 양측의 액티브영역(11)에는 각각 소오스와 드레인이 있다. 그리고 게이트패턴(12)에 전압을 인가하면 액티브영역(11) 중 게이트패턴(12)이 지나가는 하부에 채널이 형성되고 채널길이는 액티브영역(11)과 중첩된 게이트패턴의 길이 만큼이다. 그리고 게이트패턴(12) 양측의 소오스와 드레인에 전압을 인가하면 소오스에서 드레인으로 전류가 흐르게 된다.2, there is an active region 11 defined in a predetermined region, and the gate pattern 12 is formed in a T shape so as to cross the center of the active region 12. At this time, the dummy gate pad 13 is formed at the end of the T-shaped gate pattern 12. Each of the active regions 11 at both sides of the gate pattern 12 has a source and a drain. When a voltage is applied to the gate pattern 12, a channel is formed in the lower portion of the active region 11 where the gate pattern 12 passes, and the channel length is as long as the length of the gate pattern overlapping the active region 11. When a voltage is applied to the source and the drain of both sides of the gate pattern 12, current flows from the source to the drain.
그리고 본 발명 제 2 실시예에 따른 반도체소자의 테스트 패턴은 채널길이가 길 경우에 게이트전압을 인가하는 데 걸리는 시간을 줄이기 위해서 게이트패턴(12)의 길이방향의 끝단에 또 다른 더미전극(14)을 형성하여서 2개의 단자를 이용하여 게이트패턴에 전극을 인가한다.In the test pattern of the semiconductor device according to the second embodiment of the present invention, another dummy electrode 14 is formed at the end of the gate pattern 12 in the longitudinal direction in order to reduce the time taken to apply the gate voltage when the channel length is long. Is formed to apply an electrode to the gate pattern using two terminals.
그리고 제 2 실시예는 게이트패턴(12)을 제외한 나머지 부분이 제 1 실시예와 동일하게 구성된다.In the second embodiment, the remaining portions except for the gate pattern 12 are configured in the same manner as the first embodiment.
상기 본 발명 제 1, 제 2 실시예의 트랜지스터는 게이트패턴(12)에 전압을 인가하면 액티브영역(11) 중 게이트패턴이 지나가는 하부에 채널이 형성되고, 여기서 채널길이는 액티브영역(11)과 중첩된 게이트패턴의 길이 만큼이다. 그리고 게이트패턴(12) 양측의 소오스와 드레인에 전압을 인가하면 소오스에서 드레인으로 전류가 흐른다.In the transistors of the first and second embodiments of the present invention, when a voltage is applied to the gate pattern 12, a channel is formed under the gate pattern of the active region 11, where the channel length overlaps the active region 11. As long as the gate pattern. When a voltage is applied to the source and the drain of both sides of the gate pattern 12, current flows from the source to the drain.
다음에 도면에는 도시되지 않았지만 채널 중간의 게이트패턴(12)의 중간에 전압인가를 위해서 돌출된 더미게이트패드를 형성할 수 있다.Next, although not shown in the drawing, a dummy gate pad protruding for applying a voltage may be formed in the middle of the gate pattern 12 in the middle of the channel.
상기와 같은 본 발명 반도체소자의 테스트 패턴은 다음과 같은 효과가 있다.The test pattern of the semiconductor device of the present invention as described above has the following effects.
첫째, 롱채널(long channel) 트랜지스터에서의 게이트전압 인가시 채널길이에 의한 전압인가 시간의 지연을 억제할 수 있다.First, when the gate voltage is applied in the long channel transistor, the delay of the voltage application time due to the channel length can be suppressed.
둘째, 게이트패턴 끝단에 더미게이트패드를 형성하므로써 광근접효과에 의한 라인 앤드 쇼팅을 보상할 수 있고, 또한 종래보다 게이트 길이를 줄일 수 있으므로 면적이 줄어들어서 소자의 접적도를 높일 수 있다.Second, by forming a dummy gate pad at the end of the gate pattern, line and shorting due to the optical proximity effect can be compensated for, and the gate length can be reduced compared to the conventional one, so that the area of the device can be increased by reducing the area.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057890A KR20000041877A (en) | 1998-12-23 | 1998-12-23 | Test pattern of semiconductor device |
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| KR1019980057890A KR20000041877A (en) | 1998-12-23 | 1998-12-23 | Test pattern of semiconductor device |
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| KR (1) | KR20000041877A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100654053B1 (en) * | 2005-12-29 | 2006-12-05 | 동부일렉트로닉스 주식회사 | Narrow width metal oxide semiconductor transistor having additional gate conductor pattern |
| KR100672781B1 (en) * | 2004-10-30 | 2007-01-22 | 주식회사 하이닉스반도체 | Test pattern for abnormal patterning detction and abnormal patterning detecting method using the same |
-
1998
- 1998-12-23 KR KR1019980057890A patent/KR20000041877A/en not_active Application Discontinuation
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| KR100654053B1 (en) * | 2005-12-29 | 2006-12-05 | 동부일렉트로닉스 주식회사 | Narrow width metal oxide semiconductor transistor having additional gate conductor pattern |
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