KR100299360B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 소비 전력이 낮고, 동작 속도가 빠른 반도체 장치 및 그 제조 방법을 제공한다.
제1 도전형 반도체 기판(14)과, 반도체 기판(14)의 제1 영역에 반도체 기판(14) 표면으로부터 이간(離間)하여 형성된 제2 도전형 매립 반도체층(38b)과, 반도체 기판(14)의 제1 영역의 반도체 기판(14) 표면과 매립 반도체층(38b) 사이의 영역의 주연부에 형성되어, 매립 반도체층(38b)에 접속하는 제2 도전형 반도체 영역(38a)과, 매립 반도체층(38b)과 제2 도전형 반도체 영역(38a)에 의해 둘러싸인 제1 도전형 반도체 영역(14a)을 가지며, 제1 도전형 반도체 영역의 불순물 농도가 반도체 기판의 농도와 거의 같도록 구성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 소비 전력이 낮고, 동작 속도가 빠른 반도체 장치 및 그 제조 방법에 관한 것이다.
근래의 정보 기기의 동작의 고속화에 있어서 눈부신 발전이 있지만, 처리 정보량의 증대에 따라 정보 기기에 이용하는 반도체 장치의 고속화가 더욱 요구되고 있다. 또한, 휴대용 정보 기기의 배터리 수명을 길게 하는 것이 요망되고 있으며, 반도체 장치의 저소비 전력화가 더욱 요구되고 있다.
도 28은 정보 기기에 널리 사용되고 있는 DRAM(Dynamic Random Access Memory)의 구성을 나타내는 블록도이다.
DRAM은 메모리 셀로서 커패시터를 이용한 반도체 메모리이고, 1개의 메모리 셀이 1개의 트랜지스터와 1개의 커패시터로 구성되며, 작은 면적으로 해결되기 때문에 대용량화에 적절한 반도체 메모리이다.
DRAM은 주로, 어드레스 신호, 데이타 신호 및 제어 신호를 입출력하는 입출력부(110)와, 입출력부(110)로부터의 신호에 기초하여 정보의 기록, 독출 등의 소정의 제어를 행하는 제어부(128)와, 정보를 기억하는 메모리 셀이 매트릭스형으로 형성된 셀부(146)로 구성되어 있다.
입출력부(110)에는 어드레스 신호나 제어 신호가 외부로부터 입력되는 입력 트랜지스터(210), 외부와의 사이에서 데이타의 입출력을 행하는 입출력 트랜지스터(212) 등이 설치되어 있다. 입력 트랜지스터(210)에는 워드선(도시하지 않음)을 선택하기 위한 행 어드레스(row address) 신호와, 비트선(도시하지 않음)을 선택하기 위한 열 어드레스(column address) 신호가 교호적으로 입력된다. 이 방식은 어드레스 다중화 방식이라고 부르며, 이 방식을 채용함으로써 어드레스 신호 단자(도시하지 않음)를 반으로 줄이고 있다.
제어부(128)에는 입력 트랜지스터(210)로부터의 어드레스 신호를 입력하는 어드레스 입력 회로(214), 입력 트랜지스터(210)로부터의 제어 신호를 입력하는 제어 입력 회로(216), 행 어드레스 신호를 출력하는 행 어드레스 버퍼(218), 열 어드레스 신호를 출력하는 열 어드레스 버퍼(220), 워드선을 선택하는 행 디코더(222), 비트선을 선택하는 열 디코더(224), 메모리 셀(도시하지 않음)로부터 독출된 신호를 증폭하는 센스 증폭기(226), 입출력된 데이타에 대하여 소정의 제어를 행하는 데이타 제어 회로(228), 입출력 트랜지스터(212)와의 사이에서 데이타의 입출력을 행하는 입출력 버퍼(230) 등이 설치되어 있다.
입력 트랜지스터(210)에 입력되는 어드레스 신호는, 어드레스 입력 회로(214)를 통해 행 어드레스 버퍼(218)와 열 어드레스 버퍼(220)에 입력된다. 입력된 어드레스 신호가 행 어드레스 신호인지 열 어드레스 신호인지를 판별하기 위해서, 행 어드레스 신호인지 열 어드레스 신호인지를 나타내는 제어 신호가 제어 입력 회로(216)를 통해 행 어드레스 버퍼(218)와 열 어드레스 버퍼(220)에 입력된다.
행 어드레스 버퍼(218)에 소정의 제어 신호가 입력되는 경우는, 행 어드레스 버퍼(218)는 입력된 어드레스 신호를 행 어드레스 신호로서 행 디코더(222)에 출력한다. 행 디코더(222)는 입력된 행 어드레스 신호에 따라서 특정 워드선을 선택한다.
한편, 열 어드레스 버퍼(220)에 소정의 제어 신호가 입력되는 경우, 열 어드레스 버퍼(220)는 입력된 어드레스 신호를 열 어드레스 신호로서 열 디코더(224)에 출력한다. 열 디코더(224)는 입력된 열 어드레스 신호에 따라서 특정 비트선을 선택한다.
셀부(146)에는 메모리 셀이 매트릭스형으로 형성된 메모리 셀 어레이(232)가 설치되어 있다. 또, 1개의 메모리 셀은 정보를 기억하기 위한 1개의 커패시터와, 커패시터에 정보를 기억하거나 커패시터로부터 정보를 독출하는 1개의 트랜지스터로 구성되어 있다. 워드선과 비트선을 이용하여 트랜지스터를 제어함으로써, 커패시터로의 정보의 기록이나 커패시터에 기억된 정보의 독출을 행할 수 있다.
또한, 각 비트선에는 플립플롭형의 증폭기인 센스 증폭기(226)가 설치되어 있고, 메모리 셀로부터 독출된 신호는 이 센스 증폭기(226)에 의해 증폭된다. 센스 증폭기(226)로 증폭된 신호는 입출력 버퍼(230), 입출력 트랜지스터(212)를 통해 외부로 출력된다.
도 28에 도시된 종래의 DRAM을 도 29를 이용하여 더욱 상세히 설명한다. 또, 도 29에서는 편의상 각부의 일부 구성 요소만을 도시하고 있다. 또한, 여기서는 p형 반도체 기판(114)을 이용한 DRAM에 대해서 설명한다.
도 29에 도시된 바와 같이, 입출력부(110)에는 n형 채널의 입출력 트랜지스터(112)가 형성되고, 제어부(128)에는 C-MOS(Complementary - Meta1 Oxide Semiconductor) 인버터를 구성하는 n형 채널의 트랜지스터(130)와 p형 채널의 트랜지스터(132)가 형성되며, 셀부(146)에는 커패시터에 정보를 기록하거나 커패시터에 기억된 정보를 독출하기 위한 n형 채널의 트랜지스터(148)가 형성되어 있다.
입출력부(110)에는 p형 반도체 기판(114)에 산화막(도시하지 않음)을 통해 형성된 게이트 전극(118)과, 게이트 전극(118)을 마스크로 하여 n형 불순물을 도입함으로써 형성한 소스/드레인 확산층(116a,116b)으로 구성된 입출력 트랜지스터(112)가 형성되어 있다.
입출력 트랜지스터(112)의 소스/드레인 확산층(116a)은 입출력 단자인 패드(120)에 접속되어 있다. 입출력 트랜지스터(112)에 가하는 전압은 외부의 전압과의 정합성을 취할 필요가 있으므로, 반도체 기판(114)은 p형 불순물을 고농도로 도입한 콘택트층(124)을 통해 접지 전압 Vss에 접속되어 있다. 입출력 트랜지스터(112)가 불순물 농도가 낮은 반도체 기판(114)상에 형성되어 있으므로 입출력 트랜지스터(112)의 소스/드레인 확산층(116a)과 반도체 기판(114) 사이의 기생 용량은 작으며, 이것에 의해 고속 동작이 가능하게 된다.
제어부(128)에는 절연막(도시하지 않음)을 통해 반도체 기판(114)상에 형성된 게이트 전극(136)과, 게이트 전극(136)을 마스크로 하여 n형 불순물을 도입함으로써 형성한 소스/드레인 확산층(134a,134b)으로 구성된 n형 채널의 트랜지스터(130)가 형성되어 있다.
또한, p형 채널의 트랜지스터(132)가 형성되는 영역의 반도체 기판(114)의 표면부근 영역에는, n형 불순물을 도입한 n형 웰(138)이 형성되어 있다. n형 웰(138)상에는, n형 웰(138) 상방(上方)에 절연막(도시하지 않음)을 통해 형성된게이트 전극(142)과, 게이트 전극(142)을 마스크로 하여 p형 불순물을 도입함으로써 형성한 소스/드레인 확산층(140a,140b)으로 구성된 트랜지스터(132)가 형성되어 있다. 트랜지스터(132)에 인가하는 전압은 전원 전압 Vdd와의 정합성(整合性)을 취할 필요가 있기 때문에, n형 웰(138)은 n형 불순물을 고농도로 도입한 콘택트층(144)을 통해 전원 전압 Vdd에 접속된다.
셀부(146)의 트랜지스터(148)가 형성되는 영역의 반도체 기판(114)의 표면부근 영역에는 n형 웰(138)이 연장되도록 형성되어 있다. 그리고 트랜지스터(148)가 형성되는 영역의 n형 웰(138)내에는, p형 불순물인 붕소 이온을 고농도로 도입함으로써 형성한 p형 웰(164)이 형성되어 있다. p형 웰(164)상에는, p형 웰(164) 상방에 절연막(도시하지 않음)을 통해 형성된 게이트 전극(152)과, 게이트 전극(152)을 마스크로 하여 n형 불순물을 고농도로 도입함으로써 형성한 소스/드레인 확산층(150a,150b)으로 구성된 트랜지스터(148)가 형성되어 있다. 트랜지스터(148)의 소스/드레인 확산층(150b)에는 커패시터(154)가 접속되어 있다. 그리고, 트랜지스터(148)의 임계치 전압을 높게 하기 위해서, p형 웰(164)은 p형 불순물을 고농도로 도입한 콘택트층(158)을 통해 접지 전압 Vss보다 낮은 전압 Vbb에 접속되어 있다.
그러나, 도 29에 도시된 바와 같은 종래의 DRAM에서는, n형 불순물을 도입한 n형 웰(138)의 일부에 더 높은 농도로 p형 불순물을 도입함으로써 셀부(146)의 p형 웰(164)을 형성하고 있으므로, 트랜지스터(148)의 소스/드레인 확산층(150a,150b)과 p형 웰(164)과의 접합부를 통하여 커패시터(154)로부터 누설되는 전류가 커지게 된다. 이 때문에, 커패시터(154)의 전하를 유지하기 위한 재기록 동작을 빈번히 행해야만 하고, 이것에 의해 소비 전력이 커진다.
셀부(146)의 트랜지스터(148)에 있어서의 누설 전류를 작게 하기 위해서, 셀부(146)의 트랜지스터(148)를 불순물 농도가 낮은 반도체 기판(114)상에 형성하고, n형 불순물을 도입한 n형 웰의 일부에 더 높은 농도로 p형 불순물을 도입함으로써 p형 웰을 형성하며, 그 p형 웰 상에 입출력부(110)의 입출력 트랜지스터(112)를 형성하는 것도 생각할 수 있지만, 고농도로 불순물을 도입한 p형 웰 상에 입출력 트랜지스터(112)를 형성하면, 입출력 단자인 패드(120)에 접속되는 소스/드레인 확산층(116a)과 p형 웰 사이의 기생 용량이 커지기 때문에 고속 동작이 불가능해진다.
그래서, 입출력부(110)의 입출력 트랜지스터(112)와 셀부(146)의 트랜지스터(148)를 반도체 기판(114)상에 형성하는 것을 생각할 수 있다. 그러나, 입출력부(110)의 입출력 트랜지스터(112)의 전압은 외부 전압과의 정합성을 취하기 위해서 반도체 기판을 접지 전압 Vss에 접속할 필요가 있고, 셀부(146)의 트랜지스터(148)는 임계치 전압을 높게 하여 누설 전류를 작게 하기 위해서 반도체 기판을 접지 전압 Vss보다 낮은 전압 Vbb에 접속할 필요가 있다. 이를 위해서는, 입출력부(110)의 입출력 트랜지스터(112)를 형성하는 반도체 기판과 셀부(146)의 트랜지스터(148)를 형성하는 반도체 기판을 분리하지 않으면 안되므로 실용적이지 못했다.
본 발명의 목적은 소비 전력이 낮고, 동작 속도가 빠른 반도체 장치 및 그제조 방법을 제공하는 데 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치를 나타내는 단면도 및 상면도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법 1을 나타내는 공정 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법 1을 나타내는 공정 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법 2를 나타내는 공정 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법 2를 나타내는 공정 단면도.
도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법 3을 나타내는 공정 단면도.
도 7은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법 3을 나타내는 공정 단면도.
도 8은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법 4를 나타내는 공정 단면도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법 4를 나타내는 공정 단면도.
도 10은 본 발명의 제2 실시 형태에 따른 반도체 장치를 나타내는 단면도 및 상면도.
도 11은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법 1을 나타내는 공정 단면도.
도 12는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법 1을 나타내는 공정 단면도.
도 13은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법 2를 나타내는 공정 단면도.
도 14는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법 2를 나타내는 공정 단면도.
도 15는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법 3을 나타내는 공정 단면도.
도 16은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법 3을 나타내는 공정 단면도.
도 17은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법 4를 나타내는 공정 단면도.
도 18은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법 4를 나타내는 공정 단면도.
도 19는 본 발명의 제3 실시 형태에 따른 반도체 장치를 나타내는 단면도 및 상면도.
도 20은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법 1을 나타내는 공정 단면도.
도 21은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법 1을 나타내는 공정 단면도.
도 22는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법 2를 나타내는 공정 단면도.
도 23은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법 2를 나타내는 공정 단면도.
도 24는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법 3을 나타내는 공정 단면도.
도 25는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법 3을 나타내는 공정 단면도.
도 26은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법 4를 나타내는 공정 단면도.
도 27은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법 4를 나타내는 공정 단면도.
도 28은 종래의 DRAM의 구성을 나타내는 블록 다이어그램.
도 29는 종래의 DRAM을 나타내는 단면도 및 상면도.
<도면의 주요부분에 대한 부호의 설명>
10,110: 입출력부
12: 입출력 트랜지스터
14,114: 반도체 기판
14a: p형 반도체 영역
16a,16b,34a,34b,40a,40b,50a,50b : 소스/드레인 확산층
116a,116b,134a,134b,140a,140b,150a,150b: 소스/드레인 확산층
18,36,42,52,118,136,142,152: 게이트 전극
20,120: 패드
24,44,58,124,144,158: 콘택트층
26,126: 소자 분리막
28: 제어부
30,32: 트랜지스터
38a: n형 반도체 영역
38b: 매립 n형 반도체층
46,146: 셀부
48: 매립 트랜지스터
54,154: 커패시터
60: 활성 영역
62: p형 웰
112: 입출력 트랜지스터
128: 제어부
138: n형 웰
148: 트랜지스터
164: p형 웰
210: 입력 트랜지스터
212: 입출력 트랜지스터
214: 어드레스 입력 회로
216: 제어 입력 회로
218: 행 어드레스 버퍼
220: 열 어드레스 버퍼
222: 행 디코더
224: 열 디코더
226: 센스 증폭기
228: 데이타 제어 회로
230: 입출력 버퍼
232: 메모리 셀 어레이
상기 목적은 제1 도전형 반도체 기판과, 상기 반도체 기판의 제1 영역에 상기 반도체 기판 표면으로부터 이간(離間)하여 형성된 제2 도전형 매립 반도체층과, 상기 반도체 기판의 상기 제1 영역의 상기 반도체 기판 표면과 상기 매립 반도체층 사이의 영역의 주연부(周緣部)에 형성되어 상기 매립 반도체층에 접속하는 제2 도전형 반도체 영역과, 상기 매립 반도체층과 상기 제2 도전형 반도체 영역에 의해 둘러싸인 상기 반도체 기판으로 이루어진 제1 도전형 반도체 영역을 갖는 것을 특징으로 하는 반도체 장치에 의해 달성된다. 이것에 의해, 입출력부의 입출력 트랜지스터를 제1 영역과 다른 영역의 반도체 기판 상에 형성할 수 있으므로, 입출력 트랜지스터의 소스/드레인 확산층과 반도체 기판 사이의 기생 용량을 작게 할 수 있고, 이것에 의해 동작 속도가 빠른 반도체 장치를 제공할 수 있다. 또한, 셀부의 트랜지스터를 반도체 기판과 전기적으로 분리된 제1 도전형 반도체 영역 상에 형성할 수 있으므로, 반도체 기판의 접지 전압보다 낮은 전압을 제1 도전형 반도체 영역에 가하여 셀부의 트랜지스터 임계치 전압을 높게 설정할 수 있고, 이것에 의해 셀부의 트랜지스터의 소스/드레인 확산층과 제1 도전형 반도체 영역과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있기 때문에, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있어, 소비 전력이 낮은 반도체 장치를 제공할 수 있다. 또한, 반도체 기판과 전기적으로 분리된 제1 도전형 반도체 영역 상에 입출력부의 입출력 트랜지스터를 형성하여, 불순물 이온의 주입에 의한 손상을 받지 않는 반도체 기판 상에 셀부의 트랜지스터를 형성할 수 있으므로, 셀부의 트랜지스터의 소스/드레인 확산층과 반도체 기판과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있고, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있으므로, 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 제1 도전형 반도체 영역에 형성된 제1 반도체 소자와, 상기 반도체 기판의 상기 제1 영역과 다른 제2 영역에 형성된 제2 반도체 소자를 가지며, 상기 제1 도전형 반도체 영역을 제1 전위에 접속하고, 상기 반도체 기판의 상기 제2 영역을 상기 제1 전위와 다른 제2 전위에 접속하는 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 상기 제2 도전형 반도체 영역은 상기 반도체 기판의 상기 제1 영역에 인접하는 제3 영역에 연장되어 있고, 상기 제2 도전형 반도체 영역의 상기 제3 영역에 형성된 제3 반도체 소자를 가지며, 상기 제2 도전형 반도체 영역을 적어도 상기 제1 전위 또는 상기 제2 전위와 다른 제3 전위에 접속하는 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 상기 제3 영역내의 제4 영역에 형성된 제1 도전형 웰과, 상기 제1 도전형 웰에 형성된 제4 반도체 소자를 가지며, 상기 제1 도전형 웰을 적어도 상기 제1 전위와 다른 제4 전위에 접속하는 것이 바람직하다. 이것에 의해, 입출력부의 입출력 트랜지스터를 제1 도전형 반도체 영역 상에 형성할 수 있고, 제어부의 트랜지스터를 제1 도전형 반도체 영역과 전기적으로 분리된 제1 도전형 웰상에 형성할 수 있으며, 제1 도전형 반도체 영역과 제1 도전형 웰을 각각 다른 전압에 접속할 수 있기 때문에, 입출력 트랜지스터의 소스/드레인 확산층에 예컨대 마이너스의 이상 전압(異常 電壓)이 인가되었을 경우에도, 제어부의 트랜지스터가 오동작하는 것을 방지할 수 있다. 따라서, 제어부의 트랜지스터를 셀부의 트랜지스터의 제어에 이용했을 경우에도, 이러한 이상 전압에 의해 제어부의 트랜지스터가 오동작하지 않고, 메모리 셀의 정보가 파괴되는 것을 방지할 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 제1 반도체 소자는 메모리 셀인 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 상기 제2 반도체 소자는 메모리 셀인 것이 바람직하다.
또한, 상기 목적은 제1 도전형 반도체 기판의 제1 영역에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여, 상기 반도체 기판 내에 상기 반도체 기판 표면으로부터 이간한 제2 도전형 매립 반도체층을 형성하는 매립 반도체층 형성 공정과, 상기 반도체 기판의 상기 제1 영역의 주연부에 제2 도전형 불순물 이온을 상기 제1 에너지보다 작은 제2 에너지에 의해 주입하여, 상기 반도체 기판의 표면으로부터 소정 깊이까지의 영역에 상기 매립 반도체층에 접속하는 제2 도전형 반도체 영역을 형성하는 제2 도전형 반도체 영역 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다. 이것에 의해, 입출력부의 입출력 트랜지스터를 제1 영역과 다른 영역의 반도체 기판상에 형성할 수 있으므로, 입출력 트랜지스터의 소스/드레인 확산층과 반도체 기판 사이의 기생 용량을 작게 할 수 있고, 이것에 의해 동작 속도가 빠른 반도체 장치의 제조 방법을 제공할 수 있다. 또한, 셀부의 트랜지스터를 반도체 기판과 전기적으로 분리된 제1 도전형 반도체 영역 상에 형성할 수 있기 때문에, 반도체 기판의 접지 전압보다 낮은 전압을 제1 도전형 반도체 영역에 가하여 셀부의 트랜지스터 임계치 전압을 높게 설정할 수 있고, 이것에 의해 셀부의 트랜지스터의 소스/드레인 확산층과 제1 도전형 반도체 영역과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있기 때문에, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있어, 소비 전력이 낮은 반도체 장치의 제조 방법을 제공할 수 있다.
또한, 상기 목적은 제1 도전형 반도체 기판의 제1 영역에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여, 상기 반도체 기판 내에 상기 반도체 기판 표면으로부터 이간한 제2 도전형 매립 반도체층을 형성하는 매립 반도체층 형성 공정과, 상기 반도체 기판의 상기 제1 영역의 주연부에 제2 도전형 불순물 이온을 상기 제1 에너지보다 작은 제2 에너지에 의해 주입하여, 상기 반도체 기판의 표면으로부터 소정 깊이까지의 영역에 제2 도전형 반도체 영역을 형성하는 제2 도전형 반도체 영역 형성 공정과, 열처리를 함으로써 상기 매립 반도체층과 상기 제2 도전형 반도체 영역의 불순물 이온을 확산하여, 상기 매립 반도체층과 상기 제2 도전형 반도체 영역을 접속하는 열처리 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다. 이것에 의해, 입출력부의 입출력 트랜지스터를 제1 영역과 다른 영역의 반도체 기판 상에 형성할 수 있으므로, 입출력 트랜지스터의 소스/드레인확산층과 반도체 기판 사이의 기생 용량을 작게 할 수 있고, 이것에 의해 동작 속도가 빠른 반도체 장치의 제조 방법을 제공할 수 있다. 또한, 셀부의 트랜지스터를 반도체 기판과 전기적으로 분리된 제1 도전형 반도체 영역 상에 형성할 수 있으므로, 반도체 기판의 접지 전압보다 낮은 전압을 제1 도전형 반도체 영역에 가하여 셀부의 트랜지스터 임계치 전압을 높게 설정할 수 있고, 이것에 의해 셀부의 트랜지스터의 소스/드레인 확산층과 제1 도전형 반도체 영역과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있기 때문에, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있어, 소비 전력이 낮은 반도체 장치의 제조 방법을 제공할 수 있다.
또한, 상기 목적은 제1 도전형 반도체 기판의 제1 영역의 주연부에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여, 상기 반도체 기판의 표면으로부터 소정 깊이까지의 영역에 제2 도전형 반도체 영역을 형성하는 제2 도전형 반도체 영역 형성 공정과, 열처리를 함으로써 상기 제2 도전형 반도체 영역의 불순물 이온을 확산하는 열처리 공정과, 상기 반도체 기판의 상기 제1 영역에 제2 도전형 불순물 이온을 상기 제1 에너지보다 큰 제2 에너지에 의해 주입하고, 상기 반도체 기판 표면으로부터 이간하여 상기 제2 도전형 반도체 영역에 접속하는 제2 도전형 매립 반도체층을 형성하는 매립 반도체층 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다. 이것에 의해, 입출력부의 입출력 트랜지스터를 제1 영역과 다른 영역의 반도체 기판 상에 형성할 수 있으므로, 입출력 트랜지스터의 소스/드레인 확산층과 반도체 기판 사이의 기생 용량을 작게 할 수 있고, 이것에 의해 동작 속도가 빠른 반도체 장치의 제조 방법을 제공할 수 있다. 또한, 셀부의 트랜지스터를 반도체 기판과 전기적으로 분리된 제1 도전형 반도체 영역상에 형성할 수 있으므로, 반도체 기판의 접지 전압보다 낮은 전압을 제1 도전형 반도체 영역에 가하여 셀부의 트랜지스터 임계치 전압을 높게 설정할 수 있으며, 이것에 의해 셀부의 트랜지스터의 소스/드레인 확산층과 제1 도전형 반도체 영역과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있기 때문에, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있어, 소비 전력이 낮은 반도체 장치의 제조 방법을 제공할 수 있다.
또한, 상기 목적은 제1 도전형 반도체 기판의 제1 영역의 주연부에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여, 상기 반도체 기판의 표면으로부터 소정 깊이까지의 영역에 제2 도전형 반도체 영역을 형성하는 제2 도전형 반도체 영역 형성 공정과, 상기 반도체 기판의 상기 제1 영역에 제2 도전형 불순물 이온을 상기 제1 에너지보다 큰 제2 에너지에 의해 주입하여, 상기 반도체 기판 표면으로부터 이간한 제2 도전형 매립 반도체층을 형성하는 매립 반도체층 형성 공정과, 열처리를 함으로써, 상기 제2 도전형 반도체 영역과 상기 매립 반도체층의 불순물 이온을 확산하여, 상기 제2 도전형 반도체 영역과 상기 매립 반도체층을 접속하는 열처리 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다. 이것에 의해, 입출력부의 입출력 트랜지스터를 제1 영역과 다른 영역의 반도체 기판상에 형성할 수 있으므로, 입출력 트랜지스터의 소스/드레인 확산층과 반도체 기판 사이의 기생 용량을 작게 할 수 있고, 이것에 의해 동작 속도가 빠른 반도체 장치의 제조 방법을 제공할 수 있다. 또한, 셀부의 트랜지스터를 반도체 기판과 전기적으로 분리된 제1 도전형 반도체 영역 상에 형성할 수 있기 때문에, 반도체 기판의 접지 전압보다 낮은 전압을 제1 도전형 반도체 영역에 가하여 셀부의 트랜지스터 임계치 전압을 높게 설정할 수 있으며, 이것에 의해 셀부의 트랜지스터의 소스/드레인 확산층과 제1 도전형 반도체 영역과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있기 때문에, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있어, 소비 전력이 낮은 반도체 장치의 제조 방법을 제공할 수 있다.
또한, 상기 목적은 제1 도전형 반도체 기판의 제1 영역의 주연부에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여 제2 도전형 반도체 영역을 형성하고, 이 후, 상기 주연부에 제2 도전형 불순물 이온을 상기 제1 에너지보다 큰 제2 에너지에 의해 주입하여, 상기 제2 도전형 반도체 영역을 상기 반도체 기판 표면으로부터 더욱 깊이까지 형성하는 제2 도전형 반도체 영역 형성 공정과, 상기 반도체 기판의 상기 제1 영역에 제2 도전형 불순물 이온을 상기 제2 에너지보다 큰 제3 에너지에 의해 주입하고, 상기 제2 도전형 반도체 영역에 접속하는 제2 도전형 매립 반도체층을 상기 반도체 기판 표면으로부터 이간하여 형성하는 매립 반도체층 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다. 이것에 의해, 입출력부의 입출력 트랜지스터를 제1 영역과 다른 영역의 반도체 기판상에 형성할 수 있으므로, 입출력 트랜지스터의 소스/드레인 확산층과 반도체 기판 사이의 기생 용량을 작게 할 수 있고, 이것에 의해 동작 속도가 빠른 반도체 장치의 제조 방법을 제공할 수 있다. 또한, 셀부의 트랜지스터를 반도체 기판과 전기적으로 분리된 제1 도전형 반도체 영역 상에 형성할 수 있으므로, 반도체 기판의 접지 전압보다 낮은 전압을 제1 도전형 반도체 영역에 가하여 셀부의 트랜지스터 임계치 전압을 높게 설정할 수 있으며, 이것에 의해 셀부의 트랜지스터의 소스/드레인 확산층과 제1 도전형 반도체 영역과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있기 때문에, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있어, 소비 전력이 낮은 반도체 장치의 제조 방법을 제공할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서, 상기 제2 도전형 반도체 영역 형성 공정에서는, 상기 반도체 기판의 상기 제1 영역과 인접하는 제2 영역에도 제2 도전형 반도체 영역을 형성하는 것이 바람직하다.
또한, 상기 반도체 장치의 제조 방법에 있어서, 상기 제2 영역의 소정의 영역에 제1 도전형 불순물 이온을 고농도로 주입하여 제1 도전형 웰을 형성하는 웰형성 공정을 갖는 것이 바람직하다.
[제1 실시 형태]
본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도 1 내지 도 9를 이용하여 설명한다. 도 1의 (a) 및 (b)는 본 실시 형태에 따른 반도체 장치를 도시하는 단면도 및 상면도이다. 또, 도 1의 (a)는 도 1의 (b)의 A-A'선 단면도이다. 또한, 도 1의 (b)는 상면도이고, 편의상, 소자 분리막 등의 구성 요소를 생략하고 있다. 도 2 및 도 3은 본 실시 형태에 따른 반도체 장치의 제조 방법 1을나타내는 공정 단면도이다. 도 4 및 도 5는 본 실시 형태에 따른 반도체 장치의 제조 방법 2를 나타내는 공정 단면도이다. 도 6 및 도 7은 본 실시 형태에 따른 반도체 장치의 제조 방법 3을 나타내는 공정 단면도이다. 도 8 및 도 9는 본 실시 형태에 따른 반도체 장치의 제조 방법 4를 나타내는 공정 단면도이다.
도 1에 도시된 바와 같이, 본 실시 형태에 따른 반도체 장치는, 주로, 어드레스 신호, 데이타 신호, 및 제어 신호 등을 입출력하는 입출력부(10)와, 입출력부(10)로부터의 신호에 기초하여 정보의 기록, 독출 등의 소정의 제어를 행하는 제어부(28)와, 정보를 기억하는 메모리 셀이 매트릭스형으로 형성된 셀부(46)로 구성되어 있다. 또, 도 1에서는 편의상, 주요한 구성 요소만을 도시하고 있다.
입출력부(10)에는 p형 반도체 기판(14)에 산화막(도시하지 않음)을 통해 형성된 게이트 전극(18)과, 게이트 전극(18)을 마스크로 하여 n형 불순물을 도입함으로써 형성한 소스/드레인 확산층(16a,16b)으로 구성된 입출력 트랜지스터(12)가 형성되어 있다. 소스/드레인 확산층(16a)은 입출력 단자인 패드(20)에 접속되어 있다. 입출력 트랜지스터(12)는 어드레스 신호, 데이타 신호 또는 제어 신호 등을 입출력하기 위해서 이용된다.
또한, 입출력 트랜지스터(12)에 가하는 전압은 외부의 전압과의 정합성을 취할 필요가 있으므로, 반도체 기판(14)은 p형 불순물을 고농도로 도입한 콘택트층(24)을 통해 접지 전압 Vss에 접속되어 있다. 입출력 트랜지스터(12)는 불순물 농도가 낮은 반도체 기판(14) 상에 형성되어 있기 때문에, 소스/드레인 확산층(16a)과 반도체 기판(14) 사이의 기생 용량은 작고, 이것에 의해 고속 동작이 가능하게 된다.
제어부(28)에는 n형 채널의 트랜지스터(30)와 p형 채널의 트랜지스터(32)가 형성되어 있고, 이들에 의해 C-MOS 인버터 등이 구성되어 있다.
n형 채널의 트랜지스터(30)는 반도체 기판(14)상에 절연막(도시하지 않음)을 통해 형성된 게이트 전극(36)과, 게이트 전극(36)을 마스크로 하여 n형 불순물을 도입함으로써 형성한 소스/드레인 확산층(34a,34b)으로 구성되어 있다.
또한, p형 채널의 트랜지스터(32)가 형성되는 영역의 반도체 기판(14)의 표면부근 영역에는, n형 불순물을 도입한 n형 반도체 영역(38a)이 형성되어 있다. n형 반도체 영역(38a)상에는, 절연막(도시하지 않음)을 통해 형성된 게이트 전극(42)과, 게이트 전극(42)을 마스크로 하여 p형 불순물을 도입함으로써 형성한 소스/드레인 확산층(40a,40b)으로 구성된 트랜지스터(32)가 형성되어 있다. 트랜지스터(32)에 인가하는 전압은 전원 전압 Vdd와의 정합성을 취할 필요가 있기 때문에, n형 반도체 영역(38a)은 n형 불순물을 고농도로 도입한 콘택트층(44)을 통해 전원 전압 Vdd에 접속되어 있다.
셀부(46)의 트랜지스터(48)가 형성되는 영역의 반도체 기판(14)의 표면부근 영역의 주연부에는, n형 반도체 영역(38a)이 연장되어 형성되어 있다. 또한, 트랜지스터(32)와 트랜지스터(48)가 형성되는 영역의 반도체 기판(14)에는 수 MeV의 고에너지로 n형 불순물 이온을 주입함으로써 반도체 기판(14) 표면으로부터 이간하도록 형성한 매립 n형 반도체층(38b)이 형성되어 있다. 트랜지스터(48)가 형성되는 영역의 반도체 기판(14)은 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)에 의해다른 영역의 반도체 기판(14)과 전기적으로 분리되어, p형 반도체 영역(14a)으로 되어 있다.
p형 반도체 영역(14a)상에는, 절연막(도시하지 않음)을 통해 형성된 게이트 전극(52)과, 게이트 전극(52)을 마스크로 하여 n형 불순물을 고농도로 도입함으로써 형성한 소스/드레인 확산층(50a,50b)으로 구성된 트랜지스터(48)가 형성되어 있다. 트랜지스터(48)의 소스/드레인 확산층(50b)에는 정보를 기억하기 위한 커패시터(54)가 접속되어 있다. 그리고, 트랜지스터(48)의 임계치 전압을 높게 설정하기 위해서, p형 반도체 영역(14a)은 p형 불순물을 고농도로 도입한 콘택트층(58)을 통해 접지 전압 Vss보다 낮은 전압 Vbb에 접속되어 있다.
이와 같이 본 실시 형태에 따르면, 입출력부의 입출력 트랜지스터를 불순물 농도가 낮은 반도체 기판 상에 형성하였기 때문에, 소스/드레인 확산층과 반도체 기판 사이의 기생 용량을 작게 할 수 있으며, 이것에 의해 동작 속도가 빠른 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태에 따르면, 셀부의 트랜지스터가 형성되는 소정 영역의 반도체 기판을 다른 영역의 반도체 기판과 전기적으로 분리되도록 n형 반도체 영역과 매립 n형 반도체층을 형성하고, 분리된 소정의 영역의 반도체 기판으로 이루어진 p형 반도체 영역 상에 셀부의 트랜지스터를 형성하였으므로, 반도체 기판의 접지 전압 Vss보다 낮은 전압 Vbb를 p형 반도체 영역에 가하여 셀부의 트랜지스터 임계치 전압을 높게 설정할 수 있고, 이것에 의해 셀부의 트랜지스터의 소스/드레인 확산층과 p형 반도체 영역과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있기 때문에, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있어, 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
(제조 방법 1)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 1을 도 2 및 도 3을 이용하여 설명한다.
우선, p형 반도체 기판(14)상에 소자 분리막(26)을 형성하여, 활성 영역(60)을 형성한다(도 2의 (a) 참조).
다음에, 제어부(28)의 p형 채널의 트랜지스터(32)와 셀부(46)의 트랜지스터(48)가 형성되는 영역이 개구하도록 패터닝한 마스크를 이용하여, 수 MeV의 고에너지로 n형 불순물 이온을 주입한다. 이것에 의해, 반도체 기판(14)의 표면으로부터 이간한 영역에 매립 n형 반도체층(38b)이 형성된다(도 2의 (b) 참조).
다음에, 셀부(46)의 트랜지스터(48)가 형성되는 영역의 주연부와, 제어부(28)의 p형 채널의 트랜지스터(32)가 형성되는 영역이 개구하도록 패터닝한 마스크를 이용하여, 수백 keV의 에너지로 n형 불순물 이온을 주입한다. 이것에 의해, 반도체 기판(14) 표면에서 매립 n형 반도체층(38b) 부근까지의 영역에 n형 반도체 영역(38a)이 형성된다(도 2의 (c) 참조).
다음에, 열처리를 함으로써, n형 반도체 영역(38a)과 매립 n형 반도체층(38b)의 n형 불순물을 확산시켜서, n형 반도체 영역(38a)과 매립 n형 반도체층(38b)을 접속한다. n형 반도체 영역(38a)과 매립 n형 반도체층(38b)에 의해, p형 반도체 영역(14a)은 반도체 기판(14)으로부터 전기적으로 분리된다(도 3의 (a) 참조).
다음에, 반도체 기판(14)상의 전면에 산화막(도시하지 않음)을 형성하여, 게이트 전극(18,36,42,52)의 형상으로 패터닝한 마스크를 이용하여 에칭함으로써, 게이트 전극(18,36,42,52)을 형성한다. 이 후, 게이트 전극(18,36,52)을 마스크로서 n형 불순물 이온을 주입하여 소스/드레인 확산층(16a,16b,34a,34b,50a,50b)을 형성한다. 이 후, 게이트 전극(42)을 마스크로서 p형 불순물을 주입하여 소스/드레인 확산층(40a,40b)을 형성한다. 이 후, 콘택트층(24,58)의 형상으로 패터닝한 마스크를 이용하여 p형 불순물 이온을 주입하여 콘택트층(24,58)을 형성한다. 이 후, 콘택트층(44)의 형상으로 패터닝한 마스크를 이용하여 n형 불순물 이온을 주입하여 콘택트층(44)을 형성한다(도 3의 (b) 참조).
다음에, 반도체 기판(14)상의 전면에 절연막(도시하지 않음)을 형성한다. 이 후, 콘택트홀을 소스/드레인 확산층(16a,50b)상 및 콘택트층(24,44,58) 상에 형성한다. 이 후, 알루미늄 증착 등에 의해 배선하여 소스/드레인 확산층(16a)을 패드(20)에 접속하고, 소스/드레인 확산층(50b)을 커패시터(54)에 접속하며, 콘택트층(24,44,58)을 각각 소정의 전압 Vss, Vdd, Vbb에 접속한다(도 3의 (c) 참조).
이렇게 하여, 본 실시 형태에 따른 반도체 장치가 제조된다.
(제조 방법 2)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 2를 도 4 및 도 5를 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 제조 방법 2는, 활성 영역(60)의 형성(도 4의 (a) 참조) 후에 n형 반도체 영역(38a)을 형성하고(도 4의 (b) 참조), 이 후, n형 반도체 영역(38a)의 n형 불순물을 확산시키며(도 4의 (c) 참조), 이 후, n형 반도체 영역(38a)에 접속하는 매립 n형 반도체층(38b)을 형성하여 p형 반도체 영역(14a)을 p형 기판(14)으로부터 전기적으로 분리하는(도 5의 (a) 참조) 것에 특징이 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법 2는, 상기에 나타낸 본 실시 형태에 따른 반도체 장치의 제조 방법 1과는 제조 공정의 순서가 다른 것이며, 각 구성 요소의 형성 방법은 본 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
(제조 방법 3)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 3을 도 6 및 도 7을 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 제조 방법 3은, 활성 영역(60)의 형성(도 6의 (a) 참조) 후에 n형 반도체 영역(38a)을 형성하고(도 6의 (b) 참조), 이 후, 매립 n형 반도체층(38b)를 형성한(도 6의 (c) 참조) 후, n형 반도체 영역(38a)과 매립 n형 반도체층(38b)과의 n형 불순물을 확산시킴으로써 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)을 접속하여 p형 반도체 영역(14a)을 반도체 기판(14)으로부터 전기적으로 분리하는(도 7의 (a) 참조) 것에 특징이 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법 3은, 상기에 나타낸 본 실시형태에 따른 반도체 장치의 제조 방법 1과는 제조 공정의 순서가 다른 것이며, 각 구성 요소의 형성 방법은 본 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
(제조 방법 4)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 4를 도 8 및 도 9를 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 제조 방법은, 활성 영역(60)의 형성(도 8의 (a) 참조) 후에 n형 반도체 영역(38a)을 형성하고(도 8의 (b) 참조), 이 후, 더욱 높은 에너지에 의해 n형 불순물을 주입하여 반도체 기판(14) 표면에 대하여 깊게 n형 반도체 영역(38a)을 형성하며(도 8의 (c) 참조), 이 후, n형 반도체 영역(38a)에 접속하는 매립 n형 반도체층(38b)을 형성함으로써 p형 반도체 영역(14a)을 반도체 기판(14)으로부터 전기적으로 분리하는 것(도 9의 (a) 참조)에 특징이 있다. n형 반도체 영역(38a)이 반도체 기판(14a) 표면에 대하여 깊게 형성되어 있으므로, 열처리에 의한 불순물의 확산을 행하지 않고 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)을 접속할 수 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법 4는, 상기에 나타낸 본 실시 형태에 따른 반도체 장치의 제조 방법 1과는 제조 공정의 순서가 다른 것이며, 각 구성 요소의 형성 방법은 본 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도 10 내지 도 18을 이용하여 설명한다. 도 10의 (a), (b)는 본 실시 형태에 따른 반도체 장치를 도시하는 단면도 및 상면도이다. 또, 도 10의 (a)는 도 10의 (b)의 A-A'선 단면도이다. 또한, 도 10의 (b)는 상면도이며, 편의상, 소자 분리막 등의 구성 요소를 생략하고 있다. 도 11 및 도 12는 본 실시 형태에 따른 반도체 장치의 제조 방법 1을 나타내는 공정 단면도이다. 도 13 및 도 14는 본 실시 형태에 따른 반도체 장치의 제조 방법 2를 나타내는 공정 단면도이다. 도 15 및 도 16은 본 실시 형태에 따른 반도체 장치의 제조 방법 3을 나타내는 공정 단면도이다. 도 17 및 도 18은 본 실시 형태에 따른 반도체 장치의 제조 방법 4를 나타내는 공정 단면도이다. 도 1 내지 도 9에 나타내는 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙여서 설명을 생략 또는 간결하게 한다.
본 실시 형태에 따른 반도체 장치는 불순물 이온의 주입에 의해 반도체 기판이 손상을 받는 것을 방지하기 위해서, 셀부(46)가 형성되는 영역의 반도체 기판(14)에 불순물 이온이 주입되지 않는 것에 주된 특징이 있다. 본 실시 형태에 따른 반도체 장치는 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)이 형성되어 있는 영역이 다른 것 이외에는 제1 실시 형태에 따른 반도체 장치와 동일하다.
도 10에 도시된 바와 같이, n형 반도체 영역(38a)은 트랜지스터(32)가 형성되는 영역의 반도체 기판(14)의 표면부근 영역에 형성되어 있는 동시에, 트랜지스터(30)와 입출력 트랜지스터(12)가 형성되는 영역의 반도체 기판(14)의 표면부근 영역의 주연부에도 연장되어 형성된다.
또한, 매립 n형 반도체층(38b)은 트랜지스터(32,30)와 입출력 트랜지스터(12)가 형성되는 영역의 반도체 기판(14)에, 반도체 기판(14)의 표면으로부터 이간하도록 형성되어 있다. 입출력 트랜지스터(12)와 트랜지스터(30)가 형성되는 영역의 반도체 기판(14)은 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)에 의해 다른 영역의 반도체 기판(14)과 전기적으로 분리되어, p형 반도체 영역(14a)으로 되어 있다.
셀부(46)의 트랜지스터(48)는 반도체 기판(14)의 불순물 이온이 주입되어 있지 않은 영역 상에 형성되어 있다. 불순물 이온이 주입되어 있지 않은 반도체 기판(14)에는 손상이 가해지지 않으므로, 트랜지스터(48)의 소스/드레인 확산층(50a,50b)과 반도체 기판(14) 사이의 누설 전류는 작아지게 된다.
이와 같이 본 실시 형태에 따르면, 불순물 이온의 주입에 따른 손상을 받지 않는 반도체 기판 상에 셀부의 트랜지스터를 형성하였으므로, 셀부의 트랜지스터의 소스/드레인 확산층과 반도체 기판과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있고, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
(제조 방법 1)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 1을 도 11 및 도 12를 이용하여 설명한다.
우선, 제1 실시 형태와 동일하게, p형 반도체 기판(14)상에 소자 분리막(26)을 형성하여 활성 영역(60)을 형성한다(도 11의 (a) 참조).
다음에, 입출력 트랜지스터(12)와 트랜지스터(30,32)가 형성되는 영역이 개구하도록 패터닝한 마스크를 이용하여, 수 MeV의 고에너지로 n형 불순물 이온을 주입한다. 이것에 의해, 반도체 기판(14)의 표면으로부터 이간한 영역에 매립 n형 반도체층(38b)이 형성된다(도 11의 (b) 참조).
다음에, 트랜지스터(12)와 트랜지스터(30)가 형성되는 영역의 주연부와, 트랜지스터(32)가 형성되는 영역이 개구하도록 패터닝한 마스크를 이용하여, 수백 keV의 에너지로 n형 불순물 이온을 주입한다. 이것에 의해, 반도체 기판(14) 표면에서 매립 n형 반도체층(38b) 부근까지의 영역에 n형 반도체 영역(38a)이 형성된다(도 11의 (c) 참조).
다음에, 열처리를 함으로써, n형 반도체 영역(38a)과 매립 n형 반도체층(38b)의 n형 불순물을 확산시켜, n형 반도체 영역(38a)과 매립 n형 반도체층(38b)을 접속한다. n형 반도체 영역(38a)과 매립 n형 반도체층(38b)에 의해, p형 반도체 영역(14a)은 반도체 기판(14)으로부터 전기적으로 분리된다(도 12의 (a) 참조).
이후의 제조 방법은 제1 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
(제조 방법 2)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 2을 도 13 및 도 14를 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 제조 방법 2는 활성 영역(60)의 형성(도13의 (a) 참조) 후에 n형 반도체 영역(38a)을 형성하고(도 13의 (b) 참조), 이 후, n형 반도체 영역(38a)의 n형 불순물을 확산시키며(도 13의 (c) 참조), 이 후, n형 반도체 영역(38a)에 접속하는 매립 n형 반도체층(38b)을 형성하여 p형 반도체 영역(14a)을 p형 기판(14)으로부터 전기적으로 분리하는 것(도 14의 (a) 참조)에 특징이 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법 2는 상기에 나타낸 본 실시 형태에 따른 반도체 장치의 제조 방법 1과는 제조 공정의 순서가 다른 것이며, 각 구성 요소의 형성 방법은 본 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
(제조 방법 3)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 3을 도 15 및 도 16을 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 제조 방법 3은 활성 영역(60)의 형성(도 15의 (a) 참조) 후에 n형 반도체 영역(38a)을 형성하고(도 15의 (b) 참조), 이 후, 매립 n형 반도체층(38b)을 형성한(도 15의 (c) 참조)후, n형 반도체 영역(38a)과 매립 n형 반도체층(38b)과의 n형 불순물을 확산시킴으로써 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)을 접속하여 p형 반도체 영역(14a)을 반도체 기판(14)으로부터 전기적으로 분리하는 것(도 16의 (a) 참조)에 특징이 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법 3은 상기에 나타낸 본 실시 형태에 따른 반도체 장치의 제조 방법 1과는 제조 공정의 순서가 다른 것이며, 각구성 요소의 형성 방법은 본 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
(제조 방법 4)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 4를 도 17 및 도 18을 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 제조 방법은, 활성 영역(60)의 형성(도 17의 (a) 참조) 후에 n형 반도체 영역(38a)을 형성하고(도 17의 (b) 참조), 이 후, 더욱 높은 에너지에 의해 n형 불순물을 주입하여 반도체 기판(14) 표면에 대하여 깊게 n형 반도체 영역(38a)을 형성하며(도 17의 (c) 참조), 이 후, n형 반도체 영역(38a)에 접속하는 매립 n형 반도체층(38b)을 형성함으로써 p형 반도체 영역(14a)을 반도체 기판(14)으로부터 전기적으로 분리하는 것(도 18의 (a) 참조)에 특징이 있다. n형 반도체 영역(38a)이 반도체 기판(14a) 표면에 대하여 깊게 형성되어 있으므로, 열처리에 따른 불순물의 확산을 행하지 않고 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)을 접속할 수 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법 4는 상기에 나타낸 본 실시 형태에 따른 반도체 장치의 제조 방법 1과는 제조 공정의 순서가 다른 것이며, 각 구성 요소의 형성 방법은 본 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
[제3 실시 형태]
본 발명의 제3 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도 19 내지도 27을 이용하여 설명한다. 도 19의 (a), (b)는 본 실시 형태에 따른 반도체 장치를 도시하는 단면도 및 상면도이다. 또, 도 19의 (a)는 도 19의 (b)의 A-A'선 단면도이다. 또한, 도 19의 (b)는 상면도이며, 편의상, 소자 분리막 등의 구성 요소를 생략하고 있다. 도 20 및 도 21은 본 실시 형태에 따른 반도체 장치의 제조 방법 1을 나타내는 공정 단면도이다. 도 22 및 도 23은 본 실시 형태에 따른 반도체 장치의 제조 방법 2를 나타내는 공정 단면도이다. 도 24 및 도 25는 본 실시 형태에 따른 반도체 장치의 제조 방법 3을 나타내는 공정 단면도이다. 도 26 및 도 27은 본 실시 형태에 따른 반도체 장치의 제조 방법 4을 나타내는 공정 단면도이다. 도 1 내지 도 18에 나타내는 제1 또는 제2 실시 형태에 따른 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙여서 설명을 생략 또는 간결하게 한다.
본 실시 형태에 따른 반도체 장치는 p형 반도체 영역(14a)과 전기적으로 분리된 p형 웰(62)상에 트랜지스터(30)를 형성한 데 주된 특징이 있다. 본 실시 형태에 따른 반도체 장치는 n형 반도체 영역(38a)이 형성되어 있는 영역이 다른 것과, n형 반도체 영역(38a)의 일부에 다시 p형 불순물을 주입함으로써 p형 웰(62)을 형성하고, p형 웰(62)상에 트랜지스터(30)를 형성하고 있는 것 이외에는 제2 실시 형태에 따른 반도체 장치와 동일하다.
도 19에 도시된 바와 같이, n형 반도체 영역(38a)은 트랜지스터(30,32)가 형성되는 영역의 반도체 기판(14)의 표면부근 영역에 형성되어 있는 동시에, 입출력 트랜지스터(12)가 형성되는 영역의 반도체 기판(14)의 표면부근 영역의 주연부에도연장되어 형성된다.
입출력 트랜지스터(12)가 형성되는 영역의 반도체 기판(14)은 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)에 의해 다른 영역의 반도체 기판(14)과 전기적으로 분리되어, p형 반도체 영역(14a)으로 되어 있다.
트랜지스터(30)가 형성되는 영역의 n형 반도체 영역(38a)의 일부에는, p형 불순물 이온을 고농도로 주입함으로써 형성한 p형 웰(62)이 형성되어 있다. 그리고 p형 웰(62)상에는 n형 채널의 트랜지스터(30)가 형성되어 있다. p형 웰(62)은 p형 불순물을 고농도로 도입한 콘택트층(64)을 통해 접지 전압 VSS와 전기적으로 분리된 전압 VSS'에 접속된다.
이와 같이 본 실시 형태에 따르면, 입출력 트랜지스터를 p형 반도체 영역 상에 형성하고, 트랜지스터를 p형 반도체 영역과 전기적으로 분리된 p형 웰 상에 형성하며, p형 반도체 영역과 p형 웰을 각각 전기적으로 분리된 전압 Vss, Vss'에 접속할 수 있도록 하였으므로, 입출력 트랜지스터의 소스/드레인 확산층에 예컨대 마이너스의 이상 전압이 인가되었을 경우에도 제어부의 트랜지스터가 오동작하는 것을 방지할 수 있다. 따라서, 제어부의 트랜지스터를 셀부의 트랜지스터의 제어에 이용했을 경우에도, 이러한 이상 전압에 의해 제어부의 트랜지스터가 오동작하지 않고 메모리 셀의 정보가 파괴되는 것을 방지할 수 있다.
(제조 방법 1)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 1을 도 20 및 도 21을 이용하여 설명한다.
우선, 제1 실시 형태와 동일하게, p형 반도체 기판(14)상에 소자 분리막(26)을 형성하여 활성 영역(60)을 형성한다(도 20의 (a) 참조).
다음에, 입출력 트랜지스터(12)와 트랜지스터(30,32)가 형성되는 영역이 개구하도록 패터닝한 마스크를 이용하여, 수 MeV의 고에너지로 n형 불순물 이온을 주입한다. 이것에 의해, 반도체 기판(14)의 표면으로부터 이간한 영역에 매립 n형 반도체층(38b)이 형성된다(도 20의 (b) 참조).
다음에, 입출력 트랜지스터(12)가 형성되는 영역의 주연부와 트랜지스터(30,32)가 형성되는 영역이 개구하도록 패터닝한 마스크를 이용하여, 수백 keV의 에너지로 n형 불순물 이온을 주입한다. 이것에 의해, 반도체 기판(14) 표면에서 매립 n형 반도체층(38b) 부근까지의 영역에 n형 반도체 영역(38a)이 형성된다. 이 후, 열처리를 함으로써 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)의 n형 불순물을 확산시켜, n형 반도체 영역(38a)과 매립 n형 반도체층(38b)을 접속한다. n형 반도체 영역(38a)과 매립 n형 반도체층(38b)에 의해, p형 반도체 영역(14a)은 반도체 기판(14)으로부터 전기적으로 분리된다(도 20의 (c) 참조).
다음에, 트랜지스터(30)가 형성되는 영역의 n형 반도체 영역(38a)의 일부에 p형 불순물을 고농도로 주입함으로써 p형 웰(62)을 형성하고, 이 후, 열처리를 행한다(도 21의 (a) 참조).
다음에, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 동일하게 하여, 게이트 전극(18,36,42,52), 소스/드레인 확산층(16a,16b,34a,34b,50a,50b), 소스/드레인 확산층(40a,40b)을 순서대로 형성한다. 이 후, 콘택트층(24,58,64)의 형상으로 패터닝한 마스크를 이용하여 p형 불순물 이온을 고농도로 주입하여 콘택트층(24,58,64)을 형성한다. 이 후, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 동일하게 하여 콘택트층(44)을 형성한다(도 21의 (b) 참조).
다음에, 제1 실시 형태와 동일하게 하여 반도체 기판(14)상의 전면에 절연막(도시하지 않음)을 형성한다. 이 후, 콘택트홀을 소스/드레인 확산층(16a,50b)상 및 콘택트층(24,44,58,64) 상에 형성한다. 이 후, 알루미늄 증착 등에 의해 배선하여, 소스/드레인 확산층(16a)을 패드(20)에 접속하고, 소스/드레인 확산층(50b)을 커패시터(54)에 접속하며, 콘택트층(24,44,58,64)을 각각 소정의 전압 VSS, Vdd, Vbb, VSS'에 접속한다(도 21의 (c) 참조).
이렇게 하여, 본 실시 형태에 따른 반도체 장치가 제조된다.
(제조 방법 2)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 2를 도 22 및 도 23을 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 제조 방법 2는 활성 영역(60)의 형성(도 22의 (a) 참조) 후에 n형 반도체 영역(38a)을 형성하고, 이 후, n형 반도체 영역(38a)의 n형 불순물을 확산시키며(도 22의 (b) 참조), 이 후, n형 반도체 영역(38a)에 접속하는 매립 n형 반도체층(38b)를 형성하여 p형 반도체 영역(14a)을 p형 기판(14)으로부터 전기적으로 분리하는(도 22의 (c) 참조) 것에 특징이 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법 2는 상기에 나타낸 본 실시 형태에 따른 반도체 장치의 제조 방법 1과는 제조 공정의 순서가 다른 것이며, 각구성 요소의 형성 방법은 본 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
(제조 방법 3)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 3을 도 24 및 도 25를 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 제조 방법 3은 활성 영역(60)의 형성(도 24의 (a) 참조) 후에 n형 반도체 영역(38a)을 형성하고(도 24의 (b) 참조), 이 후, 매립 n형 반도체층(38b)을 형성한 후, n형 반도체 영역(38a)과 매립 n형 반도체층(38b)의 n형 불순물을 확산시킴으로써 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)을 접속하여 p형 반도체 영역(14a)을 반도체 기판(14)으로부터 전기적으로 분리하는(도 24의 (c) 참조) 것에 특징이 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법 3은 상기에 나타낸 본 실시 형태에 따른 반도체 장치의 제조 방법 1과는 제조 공정의 순서가 다른 것이며, 각 구성 요소의 형성 방법은 본 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
(제조 방법 4)
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법 4를 도 26 및 도 27을 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 제조 방법은 활성 영역(60)의 형성(도 26의 (a) 참조) 후에 n형 반도체 영역(38a)을 형성하고, 이 후, 더욱 높은 에너지에 의해 n형 불순물을 주입하여 반도체 기판(14) 표면에 대하여 깊게 n형 반도체 영역(38a)을 형성하며(도 26의 (b) 참조), 이 후, n형 반도체 영역(38a)에 접속하는 매립 n형 반도체층(38b)을 형성함으로써 p형 반도체 영역(14a)을 반도체 기판(14)으로부터 전기적으로 분리하는(도 26의 (c) 참조) 것에 특징이 있다. n형 반도체 영역(38a)이 반도체 기판(14a) 표면에 대하여 깊게 형성되어 있으므로, 열처리에 따른 불순물의 확산을 행하지 않고 n형 반도체 영역(38a)과 매립 n형 반도체층(38b)을 접속할 수 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법 4는 상기에 나타낸 본 실시 형태에 따른 반도체 장치의 제조 방법 1과는 제조 공정의 순서가 다른 것이며, 각 구성 요소의 형성 방법은 본 실시 형태에 따른 반도체 장치의 제조 방법 1과 동일하다.
[변형 실시 형태]
본 발명은 상기 실시 형태에 한정되지 않고 여러가지 변형이 가능하다.
예컨대, 반도체 기판이나 각 구성 요소의 도전형은 상기 실시 형태에 한정되는 것이 아니라, 적절하게 선택할 수 있다.
또한, 각 반도체 영역 및 웰 등을 형성하는 영역은 상기 실시 형태에 한정되는 것이 아니라, 여러가지 영역에 형성할 수 있다.
또한, 제1 내지 제3 실시 형태에 있어서, 전압 Vdd는 전압 Vss 또는 전압 Vbb와 다른 전압으로 설정하는 것에 한정되는 것이 아니라, 필요에 따라서 전압 Vss 또는 전압 Vbb와 동일한 전압을 설정하여도 좋다.
또한, 제3 실시 형태에 있어서, 전압 Vss'는 전압 Vss, 전압 Vdd, 또는 전압Vbb와 다른 전압으로 설정하는 것에 한정되는 것이 아니라, 필요에 따라서 전압 Vss, 전압 Vdd 또는 전압 Vbb와 동일한 전압으로 설정하여도 좋다.
이상과 같이, 본 발명에 따르면, 입출력부의 입출력 트랜지스터를 반도체 기판 상에 형성하였기 때문에, 입출력 트랜지스터의 소스/드레인 확산층과 반도체 기판 사이의 기생 용량을 작게 할 수 있고, 이것에 의해 동작 속도가 빠른 반도체 장치를 제공할 수 있다. 또한, 셀부의 트랜지스터를 반도체 기판과 전기적으로 분리된 p형 반도체 영역 상에 형성하였기 때문에, 반도체 기판의 접지 전압 Vss보다 낮은 전압 Vbb를 p형 반도체 영역에 가하여 셀부의 트랜지스터 임계치 전압을 높게 설정할 수 있으며, 이것에 의해 셀부의 트랜지스터의 소스/드레인 확산층과 p형 반도체 영역과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있기 때문에, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있어, 소비 전력이 낮은 반도체 장치 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 반도체 기판과 전기적으로 분리된 p형 반도체 영역 상에 입출력부의 입출력 트랜지스터를 형성하고, 불순물 이온의 주입에 따른 손상을 받지 않는 반도체 기판 상에 셀부의 트랜지스터를 형성하였기 때문에, 셀부의 트랜지스터의 소스/드레인 확산층과 반도체 기판과의 접합부를 통하여 커패시터로부터 유출되는 누설 전류를 작게 할 수 있고, 커패시터의 전하를 유지하기 위한 재기록 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치 및 그제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 입출력부의 입출력 트랜지스터를 p형 반도체 영역 상에 형성하고, 제어부의 트랜지스터를 p형 반도체 영역과 전기적으로 분리된 p형 웰 상에 형성하며, p형 반도체 영역과 p형 웰을 각각 전기적으로 분리된 전압 Vss, Vss'에 접속할 수 있도록 하였기 때문에, 입출력 트랜지스터의 소스/드레인 확산층에 예컨대 마이너스의 이상 전압이 인가되었을 경우에도, 제어부의 트랜지스터가 오동작하는 것을 방지할 수 있다. 따라서, 제어부의 트랜지스터를 셀부의 트랜지스터의 제어에 이용했을 경우에도, 이러한 이상 전압에 의해 제어부의 트랜지스터가 오동작하지 않으며, 메모리 셀의 정보가 파괴되는 것을 방지할 수 있다.

Claims (21)

  1. 제1 도전형 반도체 기판과,
    상기 반도체 기판의 제1 영역에, 상기 반도체 기판 표면으로부터 이간하여 형성된 제2 도전형 매립 반도체층과,
    상기 반도체 기판의 상기 제1 영역의 상기 반도체 기판 표면과 상기 매립 반도체층 사이의 영역의 주연부에 형성되어, 상기 매립 반도체층에 접속하는 제2 도전형 반도체 영역과,
    상기 매립 반도체층과 상기 제2 도전형 반도체 영역에 의해 둘러싸인 제1 도전형 반도체 영역을 포함하며,
    상기 제1 도전형 반도체 영역의 불순물 농도가 상기 반도체 기판의 불순물 농도와 거의 같은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 도전형 반도체 영역에 형성된 제1 반도체 소자와,
    상기 반도체 기판의 상기 제1 영역과 다른 제2 영역에 형성된 제2 반도체 소자를 가지며,
    상기 제1 도전형 반도체 영역을 제1 전위에 접속하고,
    상기 반도체 기판의 상기 제2 영역을 상기 제1 전위와 다른 제2 전위에 접속하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제2 도전형 반도체 영역은 상기 반도체 기판의 상기 제1 영역에 인접하는 제3 영역에 연장되고,
    상기 제2 도전형 반도체 영역의 상기 제3 영역에 형성된 제3 반도체 소자를 가지며,
    상기 제2 도전형 반도체 영역을 적어도 상기 제1 전위 또는 상기 제2 전위와 다른 제3 전위에 접속하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제3 영역내의 제4 영역에 형성된 제1 도전형 웰과,
    상기 제1 도전형 웰에 형성된 제4 반도체 소자를 가지며,
    상기 제1 도전형 웰을 적어도 상기 제1 전위와 다른 제4 전위에 접속하는 것을 특징으로 하는 반도체 장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 반도체 소자는 메모리 셀인 것을 특징으로 하는 반도체 장치.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 반도체 소자는 메모리 셀인 것을 특징으로 하는 반도체 장치.
  7. 제1 도전형 반도체 기판의 제1 영역에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여, 상기 반도체 기판 내에 상기 반도체 기판 표면으로부터 이간되게 제2 도전형 매립 반도체층을 형성하는 매립 반도체층 형성 공정과,
    상기 반도체 기판의 상기 제1 영역의 주연부에 제2 도전형 불순물 이온을 상기 제1 에너지보다 작은 제2 에너지에 의해 주입하여, 상기 반도체 기판의 표면으로부터 소정 깊이까지의 영역에 상기 매립 반도체층에 접속하는 제2 도전형 반도체 영역을 형성하는 제2 도전형 반도체 영역 형성 공정을 포함하고,
    상기 매립 반도체층과 상기 제2 도전형 반도체 영역에 의해 둘러싸이고, 불순물 농도가 상기 반도체 기판의 불순물 농도와 거의 같은 제1 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1 도전형 반도체 기판의 제1 영역에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여, 상기 반도체 기판 내에 상기 반도체 기판 표면으로부터 이간한 제2 도전형 매립 반도체층을 형성하는 매립 반도체층 형성 공정과,
    상기 반도체 기판의 상기 제1 영역의 주연부에 제2 도전형 불순물 이온을 상기 제1 에너지보다 작은 제2 에너지에 의해 주입하여, 상기 반도체 기판의 표면으로부터 소정 깊이까지의 영역에 제2 도전형 반도체 영역을 형성하는 제2 도전형 반도체 영역 형성 공정과,
    열처리를 함으로써 상기 매립 반도체층과 상기 제2 도전형 반도체 영역의 불순물 이온을 확산시켜, 상기 매립 반도체층과 상기 제2 도전형 반도체 영역을 접속하는 열처리 공정을 포함하고,
    상기 매립 반도체층과 상기 제2 도전형 반도체 영역에 의해 둘러싸이고, 불순물 농도가 상기 반도체 기판의 불순물 농도와 거의 같은 제1 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1 도전형 반도체 기판의 제1 영역의 주연부에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여, 상기 반도체 기판의 표면으로부터 소정 깊이까지의 영역에 제2 도전형 반도체 영역을 형성하는 제2 도전형 반도체 영역 형성 공정과,
    열처리를 함으로써 상기 제2 도전형 반도체 영역의 불순물 이온을 확산시키는 열처리 공정과,
    상기 반도체 기판의 상기 제1 영역에 제2 도전형 불순물 이온을 상기 제1 에너지보다 큰 제2 에너지에 의해 주입하고, 상기 반도체 기판 표면으로부터 이간하여 상기 제2 도전형 반도체 영역에 접속하는 제2 도전형 매립 반도체층을 형성하는 매립 반도체층 형성 공정을 포함하고,
    상기 매립 반도체층과 상기 제2 도전형 반도체 영역에 의해 둘러싸이고, 불순물 농도가 상기 반도체 기판의 불순물 농도와 거의 같은 제1 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1 도전형 반도체 기판의 제1 영역의 주연부에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여, 상기 반도체 기판의 표면으로부터 소정 깊이까지의 영역에 제2 도전형 반도체 영역을 형성하는 제2 도전형 반도체 영역 형성 공정과,
    상기 반도체 기판의 상기 제1 영역에 제2 도전형 불순물 이온을 상기 제1 에너지보다 큰 제2 에너지에 의해 주입하여, 상기 반도체 기판 표면으로부터 이간한 제2 도전형 매립 반도체층을 형성하는 매립 반도체층 형성 공정과,
    열처리를 함으로써 상기 제2 도전형 반도체 영역과 상기 매립 반도체층의 불순물 이온을 확산시켜, 상기 제2 도전형 반도체 영역과 상기 매립 반도체층을 접속하는 열처리 공정을 포함하고,
    상기 매립 반도체층과 상기 제2 도전형 반도체 영역에 의해 둘러싸이고, 불순물 농도가 상기 반도체 기판의 불순물 농도와 거의 같은 제1 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1 도전형 반도체 기판의 제1 영역의 주연부에 제2 도전형 불순물 이온을 제1 에너지에 의해 주입하여 제2 도전형 반도체 영역을 형성하고, 이 후, 상기 주연부에 제2 도전형 불순물 이온을 상기 제1 에너지보다 큰 제2 에너지에 의해 주입하여, 상기 제2 도전형 반도체 영역을 상기 반도체 기판 표면으로부터 더욱 깊이까지 형성하는 제2 도전형 반도체 영역 형성 공정과,
    상기 반도체 기판의 상기 제1 영역에 제2 도전형 불순물 이온을 상기 제2 에너지보다 큰 제3 에너지에 의해 주입하고, 상기 제2 도전형 반도체 영역에 접속하는 제2 도전형 매립 반도체층을 상기 반도체 기판 표면으로부터 이간하여 형성하는 매립 반도체층 형성 공정을 포함하고,
    상기 매립 반도체층과 상기 제2 도전형 반도체 영역에 의해 둘러싸이고, 불순물 농도가 상기 반도체 기판의 불순물 농도와 거의 같은 제1 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제7항에 있어서, 상기 제2 도전형 반도체 영역 형성 공정에서는, 상기 반도체 기판의 상기 제1 영역과 인접하는 제2 영역에도 제2 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 제2 도전형 반도체 영역 형성 공정에서는, 상기 반도체 기판의 상기 제1 영역과 인접하는 제2 영역에도 제2 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서, 상기 제2 도전형 반도체 영역 형성 공정에서는, 상기 반도체 기판의 상기 제1 영역과 인접하는 제2 영역에도 제2 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서, 상기 제2 도전형 반도체 영역 형성 공정에서는, 상기 반도체 기판의 상기 제1 영역과 인접하는 제2 영역에도 제2 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제11항에 있어서, 상기 제2 도전형 반도체 영역 형성 공정에서는, 상기 반도체 기판의 상기 제1 영역과 인접하는 제2 영역에도 제2 도전형 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제12항에 있어서, 상기 제2 영역 중 소정의 영역에 제1 도전형의 불순물 이온을 고농도로 주입하여 제1 도전형 웰을 형성하는 웰 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제13항에 있어서, 상기 제2 영역 중 소정의 영역에 제1 도전형의 불순물 이온을 고농도로 주입하여 제1 도전형 웰을 형성하는 웰 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제14항에 있어서, 상기 제2 영역 중 소정의 영역에 제1 도전형의 불순물 이온을 고농도로 주입하여 제1 도전형 웰을 형성하는 웰 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제15항에 있어서, 상기 제2 영역 중 소정의 영역에 제1 도전형의 불순물 이온을 고농도로 주입하여 제1 도전형 웰을 형성하는 웰 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제16항에 있어서, 상기 제2 영역 중 소정의 영역에 제1 도전형의 불순물 이온을 고농도로 주입하여 제1 도전형 웰을 형성하는 웰 형성 공정을 포함하는 것을특징으로 하는 반도체 장치의 제조 방법.
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