KR100297097B1 - Semiconductor memory device - Google Patents

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Abstract

PURPOSE: A semiconductor memory device is provided to prevent exposure of a pattern in a planarization process by forming a test pattern region on a region parallel to a peripheral circuit region. CONSTITUTION: A multitude of die(11) is formed on a wafer. Each die(11) is separated by a scribe line(17). Each die(11) is divided into a memory cell array region(12), a peripheral circuit region(13), and a test pattern region(14). A multitude of memory cell is formed in the memory cell array region(12). A data input/output circuit such as a sub word line drive, an X-decoder, and a Y-decoder and a power supply circuit such as a charge pump are formed on the peripheral circuit region(13). A multitude of test pattern is formed on the test pattern region(14). The peripheral circuit region(13) is arranged in a center portion of the memory cell array region(12). The test pattern region(14) is formed at both sides of the dies(11).

Description

반도체 메모리 소자{Semiconductor memory device}Semiconductor memory device

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 테스트 패턴 지역이 주변회로 지역과 평행한 위치에 형성되도록 하므로써 평탄화 공정시 패턴의 노출이 방지될 수 있도록 한 반도체 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device in which a test pattern region is formed at a position parallel to a peripheral circuit region, thereby preventing exposure of a pattern during a planarization process.

일반적으로 반도체 메모리 소자는 메모리 셀 어레이와 주변회로로 이루어진다. 메모리 셀 어레이는 워드라인과 비트라인간에 다수의 메모리 셀들이 매트릭스(Matrix) 방식으로 접속되어 있으며, 주변회로는 크게 데이터의 입/출력과 전원 공급에 필요한 회로로 이루어진다. 이와 같이 메모리 셀 어레이와 주변회로로 이루어지는 메모리 소자는 웨이퍼의 각 다이(Die)에 형성된다. 그러면 종래의 반도체 메모리 소자를 도 1을 통해 설명하면 다음과 같다.In general, a semiconductor memory device includes a memory cell array and a peripheral circuit. In a memory cell array, a plurality of memory cells are connected in a matrix manner between a word line and a bit line, and a peripheral circuit mainly includes circuits necessary for input / output of data and power supply. In this way, a memory device including a memory cell array and a peripheral circuit is formed in each die of the wafer. Then, the conventional semiconductor memory device will be described with reference to FIG. 1.

도 1은 종래의 반도체 메모리 소자를 설명하기 위한 평면도이다.1 is a plan view illustrating a conventional semiconductor memory device.

도시된 바와 같이, 웨이퍼상에 다수의 다이(1)가 형성되며, 각 다이(1)는 스크라이브 라인(Scribe Line; 7)에 의해 각각 분리된다. 또한 상기 각 다이(1)는 메모리 셀 어레이 지역(2), 주변회로 지역(3) 및 테스트 패턴 지역(4)으로 구분된다. 상기 메모리 셀 어레이 지역(2)에는 메모리 셀들이 형성되고, 상기 주변회로 지역(3)에는 서브 워드라인 드라이브, X-디코더(Decoder), Y-디코더 등과 같이 데이터의 입/출력에 관계된 회로와 차지 펌프(Charge Pump) 등과 같이 전원 공급에 필요한 회로가 형성된다. 그리고 상기 테스트 패턴 지역(4)에는 소자 제조 공정시 소자 및 공정의 특성을 파악하기 위해 실시하는 여러 형태의 측정 항목에 따라 설정된 테스트 패턴이 형성된다. 또한 상기 주변회로 지역(3)은 상기 메모리 셀 어레이 지역(2)의 중앙부에 배치되며, 상기 테스트 패턴 지역(4)은 상기 주변회로 지역(3)과 수직이 되도록 상기 다이(1)의 양측부에 배치된다.As shown, a plurality of dies 1 are formed on the wafer, each die 1 being separated by a scribe line 7 respectively. Each die 1 is further divided into a memory cell array region 2, a peripheral circuit region 3, and a test pattern region 4. Memory cells are formed in the memory cell array region 2, and the circuits and charges related to input / output of data, such as a sub wordline drive, an X-decoder, a Y-decoder, and the like, are formed in the peripheral circuit region 3. A circuit necessary for power supply, such as a charge pump, is formed. In the test pattern area 4, test patterns set according to various types of measurement items that are performed to grasp characteristics of devices and processes during device manufacturing processes are formed. In addition, the peripheral circuit region 3 is disposed at the center of the memory cell array region 2, and the test pattern region 4 is disposed at both sides of the die 1 so as to be perpendicular to the peripheral circuit region 3. Is placed on.

상기와 같은 배치 구조를 갖는 종래의 반도체 메모리 소자는 상기 메모리 셀 어레이 지역(2)의 단차가 상기 주변회로 지역(3) 또는 상기 테스트 패턴 지역(4)보다 높게 형성된다. 그러므로 웨이퍼상에 형성된 절연막의 표면을 평탄화시키기 위한 평탄화 공정시 특히, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 이용하는 경우 단차가 낮은 부분(주변회로 지역(3)과 테스트 패턴 지역(4))과 단차가 높은 부분(메모리 셀 어레이 지역(2))이 접하는 부분 즉, 상기 메모리 셀 어레이 지역(2)의 모서리 부분에서 과도한 연마에 의해 패턴의 노출이 발생된다. 즉, 양호한 평탄화를 이루기 위하여 과도한 연마를 실시하는 경우 상기 주변회로 지역(3)과 상기 테스트 패턴 지역(4)의 단차가 상기 메모리 셀 어레이 지역(2)의 단차보다 상대적으로 낮기 때문에 상기 메모리 셀 어레이 지역(2)의 모서리부가 과도하게 연마된다.In the conventional semiconductor memory device having the above arrangement structure, the step of the memory cell array region 2 is formed higher than the peripheral circuit region 3 or the test pattern region 4. Therefore, in the planarization process for planarizing the surface of the insulating film formed on the wafer, especially in the case of using a chemical mechanical polishing (CMP) process, a low step portion (a peripheral circuit region 3 and a test pattern region 4) The pattern is exposed by excessive polishing at the portion where the stepped portion and the high step (memory cell array region 2) contact each other, that is, at the corner portion of the memory cell array region 2. That is, when excessive polishing is performed in order to achieve good planarization, the memory cell array because the step difference between the peripheral circuit area 3 and the test pattern area 4 is relatively lower than the step difference between the memory cell array area 2. The edge of the zone 2 is excessively polished.

도 2는 평탄화를 이루기 위하여 연마 공정을 실시한 후 도 1의 X1 - X2 부분을 절취한 상태의 단면도이다.FIG. 2 is a cross-sectional view taken along the line X1-X2 of FIG. 1 after performing a polishing process to achieve planarization.

연마 공정을 실시하기 전 상기 웨이퍼(5)상에 형성된 패턴(8)의 높이에 비해 상기 절연막(6)의 두께가 두껍기 때문에 상기 절연막(6)의 표면(S1)은 비슷한 높이를 갖는다. 연마 공정 후 메모리 셀 어레이 지역(D1)에 잔류된 상기 절연막(6) 표면(S2)의 높이는 지역에 따라 차이를 갖는다. 즉, 상기 메모리 셀 어레이 지역(D1)의 중심부의 단차가 가장 높으며, 상기 스크라이브 라인(7)과 접하는 상기 메모리 셀 어레이 지역(D1)이 다음으로 높고, 주변회로 지역(D2)과 접하는 상기 메모리 셀 어레이 지역(D1)이 가장 낮다. 도면에서 T1은 상기 연마 공정 후 상기 메모리 셀 어레이 지역(D1)의 중심부와 상기 스크라이브 라인(7)과 접하는 상기 메모리 셀 어레이 지역(D1)에 잔류된 상기 절연막(6)의 두께 차이를 나타내며, T2는 상기 메모리 셀 어레이 지역(D1)의 중심부와 상기 주변회로 지역(D2)과 접하는 상기 메모리 셀 어레이 지역(D1)에 잔류된 상기 절연막(6)의 두께 차이를 나타낸다. 도면에서 알 수 있듯이 T1은 T2보다 작은 값을 갖는다.Since the thickness of the insulating film 6 is thicker than the height of the pattern 8 formed on the wafer 5 before the polishing process, the surface S1 of the insulating film 6 has a similar height. The height of the surface S2 of the insulating film 6 remaining in the memory cell array region D1 after the polishing process varies depending on the region. In other words, the memory cell array region D1 has the highest step, and the memory cell array region D1 in contact with the scribe line 7 is next higher, and the memory cell in contact with the peripheral circuit region D2. The array area D1 is the lowest. In the drawing, T1 represents the difference in thickness of the insulating film 6 remaining in the center of the memory cell array region D1 and the memory cell array region D1 in contact with the scribe line 7 after the polishing process. Denotes a difference in thickness of the insulating layer 6 remaining in the central portion of the memory cell array region D1 and the memory cell array region D1 in contact with the peripheral circuit region D2. As can be seen from the figure, T1 has a smaller value than T2.

도 3은 도 1의 Y1 - Y2 부분을 절취한 상태의 단면도이다.3 is a cross-sectional view of a state taken along the portion Y1-Y2 of FIG. 1.

상기 연마 공정 후 상기 메모리 셀 어레이 지역(D1)에 잔류된 상기 절연막(6) 표면(S2)의 높이는 지역에 따라 차이를 갖는다. 즉, 상기 메모리 셀 어레이 지역(D1)의 중심부의 단차가 가장 높으며, 상기 테스트 패턴 지역(4)이 상기 스크라이브 라인(7)과 교차되는 부분에 접한 상기 메모리 셀 어레이 지역(D1)이 다음으로 높고, 상기 테스트 패턴 지역(7)이 상기 주변회로 지역(D2)과 교차되는 부분과 접한 상기 메모리 셀 어레이 지역(D1)이 가장 낮다. 도면에서 T3는 상기 연마 공정 후 상기 메모리 셀 어레이 지역(D1)의 중심부와 상기 테스트 패턴 지역(4)이 상기 스크라이브 라인(7)과 교차하는 부분에 접하는 상기 메모리 셀 어레이 지역(D1)에 잔류된 상기 절연막(6)의 두께 차이를 나타내며, T4는 상기 메모리 셀 어레이 지역(D1)의 중심부와 상기 테스트 패턴 지역(4)이 상기 주변회로 지역(D2)과 교차하는 부분에 접한 상기 메모리 셀 어레이 지역(D1)에 잔류된 상기 절연막(6)의 두께 차이를 나타낸다. 도면에서 알 수 있듯이 T3가 T4보다 작은 값을 갖는다.The height of the surface S2 of the insulating film 6 remaining in the memory cell array region D1 after the polishing process varies depending on the region. That is, the step of the central portion of the memory cell array region D1 is the highest, and the memory cell array region D1 in contact with the portion where the test pattern region 4 intersects the scribe line 7 is next higher. The memory cell array region D1 having the lowest contact area where the test pattern region 7 intersects the peripheral circuit region D2 is the lowest. In the drawing, T3 remains in the memory cell array area D1 where the center of the memory cell array area D1 and the test pattern area 4 intersect the scribe line 7 after the polishing process. The thickness difference of the insulating layer 6 is represented, and T4 represents the memory cell array region in which the center of the memory cell array region D1 and the test pattern region 4 intersect with the peripheral circuit region D2. The difference in thickness of the insulating film 6 remaining in D1 is shown. As can be seen from the figure, T3 has a smaller value than T4.

상술한 바와 같이 표면의 평탄도, 콘택의 깊이 및 배선간의 절연 특성을 고려하여 연마 공정을 진행하였으나, 상기 테스트 패턴 지역(4)과 상기 주변회로 지역(3)이 교차하는 부분에 접한 상기 메모리 셀 어레이 지역(2)에서 상기 패턴(8)이 노출됨을 알 수 있다. 그러므로 상기 패턴(8)의 노출에 의해 패턴(8)간의 접촉이 유발되어 불량이 발생된다.As described above, the polishing process was performed in consideration of the surface flatness, the depth of the contact, and the insulating property between the wirings, but the memory cell was in contact with the intersection portion of the test pattern region 4 and the peripheral circuit region 3. It can be seen that the pattern 8 is exposed in the array region 2. Therefore, the contact between the patterns 8 is caused by the exposure of the pattern 8, a failure occurs.

따라서 본 발명은 테스트 패턴 지역이 주변회로 지역과 평행한 위치에 형성되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 메모리 소자를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of solving the above disadvantages by allowing the test pattern region to be formed in a position parallel to the peripheral circuit region.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자는 웨이퍼 상에서 스크라이브 라인에 의해 각각 분리된 다수의 다이가 형성되며, 상기 각 다이는 메모리 셀 어레이 지역, 주변회로 지역 및 테스트 패턴 지역으로 구분되는 메모리 소자에서, 상기 메모리 셀 어레이 지역의 중앙부에 주변회로 지역이 배치되고 상기 주변회로 지역과 평행하도록 상기 다이의 양측부에 테스트 패턴 지역이 배치된 것을 특징으로 한다.In the semiconductor memory device according to the present invention for achieving the above object is formed a plurality of die each separated by a scribe line on the wafer, each die is divided into a memory cell array region, a peripheral circuit region and a test pattern region In the memory device, a peripheral circuit region is disposed at a central portion of the memory cell array region, and test pattern regions are disposed at both sides of the die so as to be parallel to the peripheral circuit region.

도 1은 종래의 반도체 메모리 소자를 설명하기 위한 평면도.1 is a plan view for explaining a conventional semiconductor memory device.

도 2는 도 1의 X1 - X2 부분을 절취한 상태의 단면도.FIG. 2 is a sectional view of the state taken along the X1-X2 portion of FIG. 1; FIG.

도 3은 도 1의 Y1 - Y2 부분을 절취한 상태의 단면도.3 is a cross-sectional view of a state taken along the portion Y1-Y2 of FIG. 1;

도 4는 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 평면도.4 is a plan view for explaining a semiconductor memory device according to the present invention.

도 5는 도 4의 X11 - X12 부분을 절취한 상태의 단면도.FIG. 5 is a sectional view of the state taken along the X11-X12 portion of FIG. 4; FIG.

도 6은 도 4의 Y11 - Y12 부분을 절취한 상태의 단면도.FIG. 6 is a cross-sectional view of the portion Y11-Y12 of FIG. 4;

<도면의 주요부분에 대한 기호설명><Description of Symbols on Main Parts of Drawing>

1 및 11: 다이 2 및 12: 메모리 셀 지역1 and 11: die 2 and 12: memory cell region

3 및 13: 주변회로 지역 4 및 14: 테스트 패턴 지역3 and 13: peripheral circuit area 4 and 14: test pattern area

5 및 15: 웨이퍼 6 및 16: 절연막5 and 15: wafers 6 and 16: insulating film

7 및 17: 스크라이브 라인 8 및 18: 패턴7 and 17: scribe lines 8 and 18: pattern

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 4는 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.4 is a plan view illustrating a semiconductor memory device according to the present invention.

도시된 바와 같이, 웨이퍼상에 다수의 다이(11)가 형성되며, 각 다이(11)는 스크라이브 라인(17)에 의해 각각 분리된다. 또한 상기 각 다이(11)는 메모리 셀 어레이 지역(12), 주변회로 지역(13) 및 테스트 패턴 지역(14)으로 구분된다. 상기 메모리 셀 어레이 지역(12)에는 메모리 셀들이 형성되고, 상기 주변회로 지역(13)에는 서브 워드라인 드라이브, X-디코더, Y-디코더 등과 같이 데이터의 입/출력에 관계된 회로와 차지 펌프 등과 같이 전원 공급에 필요한 회로가 형성된다. 그리고 상기 테스트 패턴 지역(14)에는 소자 제조 공정시 소자 및 공정의 특성을 파악하기 위해 실시하는 여러 형태의 측정 항목에 따라 설정된 테스트 패턴이 형성된다. 또한 상기 주변회로 지역(13)은 상기 메모리 셀 어레이 지역(12)의 중앙부에 배치되며, 상기 테스트 패턴 지역(14)은 상기 주변회로 지역(13)과 평행하도록 상기 다이(11)의 양측부에 배치된다.As shown, a plurality of dies 11 are formed on the wafer, each die 11 being separated by a scribe line 17, respectively. Each die 11 is further divided into a memory cell array region 12, a peripheral circuit region 13, and a test pattern region 14. In the memory cell array region 12, memory cells are formed, and in the peripheral circuit region 13, circuits related to input / output of data such as a sub word line drive, an X-decoder, a Y-decoder, and a charge pump are included. The circuit necessary for power supply is formed. In the test pattern area 14, a test pattern set according to various types of measurement items that are performed to grasp characteristics of the device and the process during the device manufacturing process is formed. In addition, the peripheral circuit region 13 is disposed at the center of the memory cell array region 12, and the test pattern region 14 is disposed at both sides of the die 11 so as to be parallel to the peripheral circuit region 13. Is placed.

도 5는 도 4의 X11 - X12 부분을 절취한 상태의 단면도이다.FIG. 5 is a cross-sectional view of a cutout portion X11-X12 of FIG. 4.

연마 공정 전 메모리 셀 어레이 지역(D11)에 형성된 절연막(16)의 표면(S3)은 연마 공정 후 표면(S4)으로 감소된다. 도면에서 T5는 연마 공정 후 상기 메모리 셀 어레이 지역(D11)의 중심부와 주변회로 지역(D12)과 접한 상기 메모리 셀 어레이 지역(D11)에 잔류된 상기 절연막(16)의 두께 차이를 나타내며, 상기 도 2의 T2와 비슷한 두께를 보인다. T6는 연마 공정 후 상기 메모리 셀 어레이 지역(D11)의 중심부와 상기 주변회로 지역(D12)과 접한 상기 메모리 셀 어레이 지역(D11)에 잔류된 상기 절연막(16)의 두께를 나타낸다. 도면에서 알 수 있듯이 T6는 T5에 비해 큰 값을 갖는다.The surface S3 of the insulating film 16 formed in the memory cell array region D11 before the polishing process is reduced to the surface S4 after the polishing process. In the drawing, T5 represents the difference in thickness of the insulating film 16 remaining in the memory cell array region D11 in contact with the center of the memory cell array region D11 and the peripheral circuit region D12 after the polishing process. The thickness is similar to T2 of 2. T6 represents the thickness of the insulating film 16 remaining in the center of the memory cell array region D11 and the memory cell array region D11 in contact with the peripheral circuit region D12 after the polishing process. As can be seen from the figure, T6 has a larger value than T5.

도 6은 도 4의 Y11 - Y12 부분을 절취한 상태의 단면도이다.FIG. 6 is a cross-sectional view of a portion taken along the line Y11-Y12 of FIG. 4.

연마 공정 후 상기 메모리 셀 어레이 지역(D11)에 잔류된 상기 절연막(16)의 두께는 지역에 따라 차이를 갖는다. 상기 메모리 셀 어레이 지역(11)의 중심부에서 가장 높고, 상기 주변회로 지역(D12)이 상기 스크라이브 라인(17)과 교차하는 부분과 접한 상기 메모리 셀 어레이 지역(D11)이 다음으로 높으며, 상기 테스트 패턴 지역(14)이 상기 스크라이브 라인(17)과 교차하는 부분과 접한 상기 메모리 셀 어레이 지역(D11)이 가장 낮다. 도면에서 T7은 연마 공정 후 상기 메모리 셀 어레이 지역(D11)의 중심부와 상기 주변회로 지역(D12)이 상기 스크라이브 라인(17)과 교차하는 부분과 접한 상기 메모리 셀 어레이 지역(D11)에 잔류된 상기 절연막(16)의 두께 차이를 나타낸다. T8은 상기 메모리 셀 어레이 지역(D11)의 중심부와 상기 테스트 패턴 지역(14)이 상기 스크라이브 라인(17)과 교차하는 부분과 접한 상기 메모리 셀 어레이 지역(D11)에 잔류된 상기 절연막(16)의 두께를 나타낸다. 도면에서 알 수 있듯이 T7이 T8에 비해 작을 값을 갖는다.The thickness of the insulating layer 16 remaining in the memory cell array region D11 after the polishing process varies depending on the region. The memory cell array region D11 is the highest in the center of the memory cell array region 11, and the memory cell array region D11 in contact with a portion where the peripheral circuit region D12 intersects the scribe line 17 is next to the test pattern. The memory cell array area D11 where the area 14 is in contact with the portion where the scribe line 17 intersects is the lowest. In the drawing, T7 denotes that the center of the memory cell array region D11 and the peripheral circuit region D12 remain in the memory cell array region D11 in contact with a portion where the peripheral circuit region D12 intersects the scribe line 17 after the polishing process. The thickness difference of the insulating film 16 is shown. T8 is a portion of the insulating layer 16 remaining in the memory cell array region D11 in contact with a central portion of the memory cell array region D11 and a portion where the test pattern region 14 intersects the scribe line 17. Indicates thickness. As can be seen from the figure, T7 has a smaller value than T8.

상기 메모리 셀 어레이 지역(12)에서의 연마량을 같게 하였을 경우, 종래에는 상기 메모리 셀 어레이 지역(2)의 모서리 부분에 형성된 패턴(8)이 노출되었다.그러나 본 발명에 따라 반도체 소자를 제조하면 상기와 같은 문제점이 발생되지 않음을 알 수 있다. 예를 들어 종래의 경우 상기 메모리 셀 어레이 지역(2)의 모서리 부분에서 11500 Å의 절연막(6)이 연마되는 반면, 본 발명을 이용하는 경우 상기 메모리 셀 어레이 지역(12)의 모서리 부분에서 10600 Å 두께의 절연막(16)이 연마되었다.When the polishing amount in the memory cell array region 12 is equal, the pattern 8 formed in the corner portion of the memory cell array region 2 is conventionally exposed. It can be seen that the above problem does not occur. For example, in the conventional case, an insulating film 6 of 11500 Å is polished in the corner portion of the memory cell array region 2, while using the present invention, 10600 Å thickness in the corner portion of the memory cell array region 12. The insulating film 16 of was polished.

상술한 바와 같이 본 발명에 의하면 테스트 패턴 지역이 주변회로 지역과 평행한 위치에 형성되도록 하므로써 평탄화 공정시 패턴의 노출이 방지된다. 그리고 연마공정시 연마 균일도가 향상된다. 그러므로 표면의 평탄도가 향상되어 후속 공정의 진행이 용이해지며 불량의 감소로 소자의 수율이 향상될 수 있는 효과가 있다.As described above, according to the present invention, the test pattern region is formed at a position parallel to the peripheral circuit region, thereby preventing exposure of the pattern during the planarization process. And polishing uniformity is improved during the polishing process. Therefore, the flatness of the surface is improved to facilitate the subsequent process, and there is an effect that the yield of the device can be improved by reducing the defects.

Claims (1)

웨이퍼 상에서 스크라이브 라인에 의해 각각 분리된 다이가 형성되며, 상기 각 다이는 메모리 셀 어레이 지역, 주변회로 지역 및 테스트 패턴 지역으로 구분되는 메모리 소자에서,In the memory device, each die is formed by a scribe line on the wafer, and each die is divided into a memory cell array region, a peripheral circuit region, and a test pattern region. 상기 메모리 셀 어레이 지역의 중앙부에 주변회로 지역이 배치되고, 상기 주변회로 지역과 평행하도록 상기 다이의 측부에 테스트 패턴 지역이 배치된 것을 특징으로 하는 반도체 메모리 소자.And a peripheral circuit region in a central portion of the memory cell array region, and a test pattern region in a side of the die so as to be parallel to the peripheral circuit region.
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