KR100724191B1 - Chemical mechanical polishing method of semiconductor - Google Patents

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    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing

Abstract

본 발명은 반도체소자의 화학적기계 연마방법에 관한 것으로서, 반도체 기판상에 복수의 칩(10)들이 마주하는 코너부(20)에 더미패턴영역(30)을 형성하여 기판 전체적으로 돌출부위의 밀도를 균일화시킨 상태로 연마 공정을 수행하는 것입니다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chemical mechanical polishing method of a semiconductor device, wherein a dummy pattern region 30 is formed at a corner portion 20 in which a plurality of chips 10 face each other on a semiconductor substrate to uniform the density of the protruding portion of the entire substrate. To carry out the polishing process.

화학기계적연마, 칩, 더미패턴영역, 평탄화  Chemical mechanical polishing, chip, dummy pattern area, planarization

Description

반도체소자의 화학적기계 연마방법{CHEMICAL MECHANICAL POLISHING METHOD OF SEMICONDUCTOR}Chemical Mechanical Polishing Method of Semiconductor Device {CHEMICAL MECHANICAL POLISHING METHOD OF SEMICONDUCTOR}

도 1은 종래 반도체소자의 평면도이고,1 is a plan view of a conventional semiconductor device,

도 2는 본 발명에 따른 반도체소자의 평면도이고,2 is a plan view of a semiconductor device according to the present invention;

도 3은 본 발명에 따른 반도체소자의 단면도이다.3 is a cross-sectional view of a semiconductor device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 칩 12 : 패턴10 chip 12 pattern

20 : 코너부 30 : 더미패턴영역20: corner portion 30: dummy pattern area

본 발명은 반도체소자의 화학적기계 연마방법에 관한 것으로서, 보다 상세하게는 기판 전체에 대한 균일한 평탄화 공정의 수행으로 웨이퍼의 수율 향상을 가져오는 반도체소자의 화학적기계 연마방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chemical mechanical polishing method of a semiconductor device, and more particularly, to a chemical mechanical polishing method of a semiconductor device, in which a yield of a wafer is improved by performing a uniform planarization process on an entire substrate.

반도체소자의 고집적화가 진행됨에 따라 반도체소자의 설계 룰(rule)이 미세화되면서 모스(MOS)트랜지스터의 소스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 이와 같은 미세 선폭의 반도체 소자를 구현하 기 위해 여러 가지 새로운 공정이 도입되었는데 그 중 하나가 화학기계적연마(CMP:Chemical Mechanical Polishing)공정이다. 화학기계적연마 공정은 특정의 물질층에 대해 표면을 평탄화시키는 방법으로서, 기계적 힘을 통해 연마하는 동시에 슬러리(slurry)를 통한 화학적 반응을 일으켜 반도체 기판 상의 특정의 물질층을 평탄화하는 방법이다. 이와 같은 화학적기계연마 방법은 연마 두께의 정밀성 및 기판 전체에 대한 균일한 연마 수행의 장점을 갖춤에 따라, 최근 미세 선폭의 반도체소자 구현에 있어서 필수적인 공정이 되었다.As the integration of semiconductor devices increases, the design rules of semiconductor devices become finer, so that the source / drain size of the MOS transistor, the line width of the gate electrode, and the line width of the metal wiring are reduced. Several new processes have been introduced to realize such fine line-width semiconductor devices, one of which is chemical mechanical polishing (CMP). The chemical mechanical polishing process is a method of planarizing a surface for a specific layer of material, a method of polishing through mechanical force and chemical reaction through a slurry to planarize a specific layer of material on a semiconductor substrate. Such a chemical mechanical polishing method has the advantages of precision of polishing thickness and uniform polishing of the entire substrate, and has become an essential process in the implementation of semiconductor devices having a fine line width in recent years.

그러나, 1개의 칩내에 서로 다른 소자 즉, 메모리소자, 로직소자 등이 공존하는 다중 복합칩의 경우 각각의 소자의 제조 과정이 달라 소자간의 단차가 유발되어 기판의 평탄화에 어려움이 있다. 따라서, 패턴의 밀도가 높고 단차가 높은 메모리 셀 영역에 비해 상대적으로 패턴의 단차가 낮은 로직 소자 영역에 단차 보상을 해줄 필요가 있다. 단차 보상을 위한 방법으로 사용되는 방법은 패턴 밀도가 상대적으로 낮은 영역 예를 들어, 로직 소자 영역에 더미층을 형성하는 것이다. 즉, 더미층을 형성함으로써, 로직 소자 영역의 패턴 밀도를 메모리 셀 영역의 패턴 밀도가 상응하도록 하여 후속의 평탄화 공정시 연마 수행을 담보하는 것이다.However, in the case of multiple composite chips in which different devices coexist, for example, memory devices and logic devices, in one chip, manufacturing process of each device is different, resulting in difficulty in planarization of the substrate due to the step difference between the devices. Therefore, it is necessary to compensate for step difference in a logic element area having a relatively low step height of a pattern, compared to a memory cell area having a high pattern density and a high step height. The method used for the step compensation is to form a dummy layer in a region having a relatively low pattern density, for example, a logic element region. That is, by forming the dummy layer, the pattern density of the logic element region is made to correspond to the pattern density of the memory cell region to ensure polishing during subsequent planarization processes.

그런데, 이렇게 메모리소자, 로직소자 등에는 패턴 밀도를 맞추기 위하여 더미층을 형성하여 균일한 평탄화 공정을 꾀했으나, 도 1에 도시된 바와 같이, 칩의 레이아웃으로 하여 필연적으로 발생하는 칩들 간에 서로 만나는 코너부 즉, 교차부에 넓은 공간이 마련되어 균일한 평탄화에 걸림돌이 되었다. 화학적기계 연마시 이 넓은 코너부 면적까지 완전히 제거하여 균일한 평탄화를 이루기에는 무리가 따르 며, 이로 인하여 이후 공정에서는 디스컬러(discolor)현상과 사진공정의 디포커스(defocus) 등과 같은 현상이 나타나는 문제점이 있었다.By the way, in the memory device, the logic device, etc., a dummy layer was formed in order to match the pattern density, but as shown in FIG. 1, as shown in FIG. In other words, a wide space was provided at the cross section, which became an obstacle to uniform planarization. It is difficult to achieve uniform flattening by completely removing this wide corner area during chemical mechanical polishing, which causes problems such as decolor phenomenon and defocus of photo process in the subsequent process. There was this.

본 발명은 상기한 바와 같은 결점을 해소시키기 위하여 안출된 것으로서, 복수개가 배열되어 마주하는 칩들간의 코너부에 더미패턴영역을 형성시킴으로써, 기판 전체에 대한 균일한 평탄화 공정이 이루어질 수 있는 반도체소자의 화학적기계 연마방법을 제공하는 것을 그 목적으로 한다.The present invention has been made to solve the above-described drawbacks, and by forming a dummy pattern region at the corners between a plurality of arrayed chips facing each other, a uniform planarization process for the entire substrate can be achieved It is an object of the present invention to provide a chemical mechanical polishing method.

상술한 목적을 달성하기 위한 본 발명은, 반도체소자의 화학적기계 연마방법에 있어서, 반도체 기판에서 복수의 칩들이 마주하는 코너부에 더미패턴영역을 형성하여 기판 전체적으로 돌출부위의 밀도를 균일화시킨 상태로 연마 공정을 수행하되, 더미패턴영역은, 수평 및 수직방향으로 일정 간격을 두고 반복적으로 배치되는 정방형의 규칙적인 배열 또는 불규칙적인 배열을 가지며, 더미패턴영역 간에는 패턴 크기를 달리하여 사용하는 것을 특징으로 하는 반도체소자의 화학적기계 연마방법을 제공한다.The present invention for achieving the above object, in the chemical mechanical polishing method of a semiconductor device, by forming a dummy pattern region in the corner portion of the plurality of chips facing the semiconductor substrate in a state in which the density of the projecting portion throughout the substrate is uniform Although the polishing process is performed, the dummy pattern region has a regular or irregular array of squares which are repeatedly arranged at regular intervals in the horizontal and vertical directions, and the pattern size is used differently between the dummy pattern regions. A chemical mechanical polishing method of a semiconductor device is provided.

본 발명의 상기 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 아래에 기술되는 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above objects and various advantages of the present invention will become more apparent from the preferred embodiments of the invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체소자의 평면도이고, 도 3은 본 발명에 따른 반도체소자의 단면도이다.2 is a plan view of a semiconductor device according to the present invention, Figure 3 is a cross-sectional view of the semiconductor device according to the present invention.

도 2에서와 같이, 반도체 기판은 복수의 칩(10)들로 이루어지며, 특히, 이들 칩(10)의 레이아웃시 칩(10)의 코너부(20)에서는 45°각도에서 사선으로 레이아웃을 주로 하게 된다, 이는 칩(10)들간의 영역을 구획하는 가이드링의 역할을 보강하기 위한 것으로써 마주하는 칩(10)들간의 코너부(20)에는 넓은 면적의 공간이 필연적으로 발생되어 진다.As shown in FIG. 2, the semiconductor substrate is composed of a plurality of chips 10. In particular, in the layout of the chips 10, the corners 20 of the chips 10 mainly have a diagonal line at a 45 ° angle. This is to reinforce the role of the guide ring for partitioning the areas between the chips 10, and a large area of space is inevitably generated in the corner portions 20 between the chips 10 facing each other.

따라서 본 발명에서는 복수의 칩(10)들이 마주하는 코너부(20)에 더미패턴영역(30)을 형성하여 기판 전체적으로 돌출부위의 밀도를 균일화시킨 상태로 연마 공정을 수행하도록 하였다.Therefore, in the present invention, the dummy pattern region 30 is formed in the corner portion 20 where the plurality of chips 10 face each other to perform the polishing process in a state where the density of the protruding portion is uniform throughout the substrate.

더미패턴영역(30)은, 바람직하게 수평 및 수직방향으로 일정 간격을 두고 반복적으로 배치되는 정방형의 규칙적인 배열 또는 불규칙적인 배열을 가지게 된다. The dummy pattern region 30 preferably has a regular or irregular array of squares arranged repeatedly at regular intervals in the horizontal and vertical directions.

또한, 더미패턴영역(30) 간에는 패턴 크기를 달리하여 사용할 수도 있다.In addition, the pattern size may be different between the dummy pattern regions 30.

더욱이, 칩(10)의 회로 패턴(12)과 더미패턴영역(30)은, 동일한 층간 절연막 내에, 각각의 표면이 층간 절연막의 표면과 일치하도록 형성된다.Further, the circuit pattern 12 and the dummy pattern region 30 of the chip 10 are formed in the same interlayer insulating film so that each surface thereof coincides with the surface of the interlayer insulating film.

이와 같이 구성된 본 발명에 따른 반도체소자의 화학적기계 연마방법을 설명하면 다음과 같다.Referring to the chemical mechanical polishing method of the semiconductor device according to the invention configured as described above are as follows.

기존에 1개의 칩내에서 공존하는 메모리소자, 로직소자 등이 공존하는 다중 복합칩의 경우 각각의 소자의 제조 과정이 달라 소자간의 단차가 유발되어 이를 보상하고자 밀도가 낮은 소자 측에 더미층을 두어 평탄화를 이루고자 하였으나, 정작 칩(10)들이 마주하여 발생하는 넓은 면적의 코너부(20)로 하여 평탄화가 어려웠다. 따라서 4개의 칩(10)들이 마주하는 코너부(20)에 더미패턴영역(30)을 형성함으로써, 연마 공정을 실시할 경우 균일한 평탄화가 이루어지며, 이후 공정에서 발생할 수 있는 디스컬러(discolor)현상과 사진공정의 디포커스(defocus) 등과 같은 현상을 미연에 방지하여 웨이퍼의 수율 향상을 가져오게 된다.In the case of multiple composite chips in which existing memory devices and logic devices coexist in one chip, the manufacturing process of each device is different, causing a step difference between devices, and a dummy layer is placed on the lower density device to compensate for this. However, the planarization was difficult as the corner portion 20 having a large area generated when the chips 10 face each other. Therefore, by forming the dummy pattern region 30 at the corner portion 20 where the four chips 10 face each other, uniform flattening is performed when the polishing process is performed, and discolor may occur in a subsequent process. Development of wafer yield is improved by preventing development and defocus of photo process.

이상에서 설명한 것은 본 발명에 따른 반도체소자의 화학적기계 연마방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다. What has been described above is only one embodiment for carrying out the chemical mechanical polishing method of the semiconductor device according to the present invention, the present invention is not limited to the above-described embodiment, as claimed in the following claims Without departing from the gist of the invention, anyone of ordinary skill in the art to which the present invention will have the technical spirit of the present invention to the extent that various modifications can be made.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체소자의 화학적기계 연마방법은, 복수개가 배열되어 마주하는 칩들간의 코너부에 더미패턴영역을 형성시킴으로써, 화학적기계 연마 공정 수행시 기판 전면에 대한 균일한 연마를 기할 수 있게 되었다.As described above, in the chemical mechanical polishing method of the semiconductor device according to the present invention, a dummy pattern region is formed at the corners between the plurality of chips which are arranged to face each other, so that the surface of the substrate is uniform during the chemical mechanical polishing process. I could polish it.

Claims (3)

반도체소자의 화학적기계 연마방법에 있어서,In the chemical mechanical polishing method of a semiconductor device, 반도체 기판에서 복수의 칩들이 마주하는 코너부에 더미패턴영역을 형성하여 상기 기판 전체적으로 돌출부위의 밀도를 균일화시킨 상태로 연마 공정을 수행하되,In the semiconductor substrate, a dummy pattern region is formed at a corner portion in which a plurality of chips face each other, thereby performing a polishing process in a state where the density of the protruding portion is uniform throughout the substrate. 상기 더미패턴영역은,The dummy pattern region, 수평 및 수직방향으로 일정 간격을 두고 반복적으로 배치되는 정방형의 규칙적인 배열 또는 불규칙적인 배열을 가지며, 상기 더미패턴영역 간에는 패턴 크기를 달리하여 사용하는 것을 특징으로 하는 반도체소자의 화학적기계 연마방법.A method of chemical mechanical polishing of a semiconductor device, characterized by having a regular or irregular array of squares arranged repeatedly at regular intervals in the horizontal and vertical directions, and varying the pattern size between the dummy pattern regions. 삭제delete 삭제delete
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