KR100296706B1 - 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법 - Google Patents

에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명은 기생 베이스-컬렉터 접합 커패시턴스를 감소 시키기 위해, 외인성 컬렉터 영역에 도핑 시키지 않은 화합물반도체 에피층을 사용한 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법에 관한 것이다.
본 발명은 반절연 화합물 반도체 기판 상에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 화합물반도체 부컬렉터층과 도핑 시키지 않은 화합물반도체 에피층을 성장시키고 두 외인성 컬렉터 영역 이외의 화합물반도체 에피층을 식각한다. 절연막을 웨이퍼 전면에 증착하고 두 외인성 컬렉터 영역과 진성 컬렉터 영역 상의 절연막을 식각한다. 화합물반도체 컬렉터층을 성장시키고 감광막을 마스크로 하여 두 외인성 컬렉터 영역에 성장시킨 컬렉터 에피층이 진성 컬렉터 영역에 성장 시킨 컬렉터 에피층과 높이가 같게 되도록 식각한다. 감광막을 제거하고 화합물반도체 베이스층, 에미터층, 에미터캡층을 순차적으로 성장시킨다. 절연막을 식각 하고 에미터 캡층과 에미터층을 식각한다. 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 전극, 베이스 전극, 컬렉터 전극을 리프트 오프 공정에 의해 각각 형성시키면 외인성 컬렉터 영역에 도핑시키지 않은 화합물반도체 에피층을 사용한 에미터 상층 구조 이종접합 쌍극자 트랜지스터를 제작할 수 있다.

Description

에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법
본 발명은 기생 베이스-컬렉터 접합 커패시턴스를 감소 시키기 위해, 외인성 컬렉터 영역에 도핑 시키지 않은 화합물반도체 에피층을 사용한 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법에 관한 것이다.
종래에는 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 베이스층과 컬렉터층을 식각한 후, 수소 이온을 외인성 컬렉터 영역에 주입시켜 이 영역의 에피층을 손상시킴으로써 기생 베이스-컬렉터 접합 커패시턴스를 감소 시키는 방법을 이용하였는데, 도 1을 참조하여 설명하면 다음과 같다.
도 1의 에미터 상층 구조 이종접합 쌍극자 트랜지스터는 반절연 화합물반도체 기판(101) 상에 적층된 부컬렉터층(102)과, 상기 부컬렉터층(102)상의 선택된 부분에 각각 형성된 컬렉터 전극(113), 외인성 컬렉터 영역(110) 및 컬렉터층(105)과, 상기 외인성 컬렉터 영역(110) 및 컬렉터층(105) 상에 적층된 베이스층(107)과, 상기 베이스층(107) 상의 선택된 부분에 각각 형성된 베이스 전극(112) 및 에미터층(108)과, 상기 에미터층(108) 상에 적층된 에미터 캡층(109)과, 상기 에미터 캡층(109)상에 형성된 에미터 전극(111)으로 이루어진다.
이러한 종래의 에미터 상층 구조 이종접합 쌍극자 트랜지스터는 다음과 같은 문제점이 있다.
첫째, 고에너지로 가속된 수소 이온이 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 베이스층을 통과할 때 베이스층을 어느 정도 손상시키기 때문에 베이스 저항이 증가된다.
둘째, 이온 주입의 특성상 수소 이온이 가우스 분포를 갖고 주입되기 때문에 외인성 컬렉터 영역 및 부컬렉터층까지 수소 이온이 주입되어 컬렉터 저항이 증가된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위해 외인성 컬렉터 영역에 도핑 시키지 않은 화합물반도체 에피층을 사용하여 기생 베이스-컬렉터 접합 커패시턴스를 감소시키고 최대공진주파수를 향상시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제조 방법은 화합물반도체 기판 상에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 화합물반도체 부컬렉터층 및 도핑시키지 않은 화합물반도체 에피층을 순차적으로 성장시키는 단계와, 감광막을 마스크로 이용한 도핑시키지 않은 화합물반도체 에피층 식각을 통해 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 컬렉터 영역을 형성하는 단계와, 상기 웨이퍼 전면에 절연막을 증착하고 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 컬렉터 영역 및 진성 컬렉터 영역 상의 절연막을 식각하는 단계와, 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 컬렉터층을 성장시키는 단계와, 감광막을 마스크로 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 컬렉터 영역 상에 성장시킨 컬렉터 에피층이 진성 컬렉터 영역 상에 성장된 컬렉터 에피층과 높이가 같게되도록 식각 하는 단계와, 상기 전체 구조상에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 화합물반도체 베이스층, 화합물반도체 에미터층, 화합물반도체 에미터캡층을 순차적으로 성장시키는 단계와, 상기 잔류된 절연막을 식각하고, 감광막을 마스크로 이용하여 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 캡층 및 에미터층의 선택된 부분을 식각하는 단계와, 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 부컬렉터층, 베이스층 및 에미터 캡층 상의 선택된 부분에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 전극, 베이스 전극 및 컬렉터 전극을 리프트 오프에 의해 각각 형성 시키는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 단면도.
도 2(a) 내지 (h)는 본 발명에 따른 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
101 및 201 : 반절연 화합물반도체 기판
102 및 202 : 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 부컬렉터층
203 : 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 도핑 시키지 않은 외인성 컬렉터층 204 : 절연막
105 및 205 : 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 컬렉터층
206 : 감광막
107 및 207 : 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 베이스층
108 및 208 : 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터층 109 및 209 : 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 캡층
110 : 수소 이온에 의해 손상된 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 외인성 컬렉터 영역
111 및 211 : 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 전극 112 및 212 : 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 베이스 전극
113 및 213 : 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 컬렉터 전극
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 (h)는 본 발명에 따른 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법을 도시한 단면도이다.
도 2(a)는 반절연 화합물반도체 기판(201) 상에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 부컬렉터층(202) 및 도핑 시키지 않은 화합물반도체 에피층(203)을 성장 시킨 상태를 나타낸 단면도이다. 여기서 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 부컬렉터층(202)는 도핑 농도가 1x1018㎝-3∼7x1018㎝-3이고 두께가 4000Å∼6000Å 정도 성장시키며, 에피층(203)은 도핑시키지 않은 외인성 컬렉터층으로서, 두께가 3000Å∼5000Å 정도 성장시킨다.
도 2(b)는 화합물반도체 에피층(203)의 선택된 부분에 감광막을 마스크로 이용한 식각을 통해 두 부분의 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 외인성 컬렉터층(203)을 형성한 상태를 나타낸 단면도이다.
도 2(c)는 상기 웨이퍼 전면에 절연막(204)을 증착한 후, 마스크를 이용한 식각을 통해 두 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 외인성 컬렉터층과 진성 컬렉터 영역 상에 증착된 절연막을 제거한 상태를 나타낸 단면도이다.
도 2(d)는 상기 웨이퍼 전면에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 컬렉터층(205)을 성장시킨 상태를 나타낸 단면도로서, 이 때 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 컬렉터층(205)은 도핑농도 1x1016㎝-3∼5x1016㎝-3, 두께 3000Å∼5000Å 정도로 성장시킨다. 또한 도시된 도 2(c)의 단계에서 웨이퍼 전면에 절연막(204)을 증착하지 않고 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 컬렉터층(205)을 성장시킬 수 있다.
도 2(e)는 감광막(206)을 마스크로 이용한 식각을 통해 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 컬렉터층(203) 상에 성장시킨 컬렉터 에피층(205a)이 진성 컬렉터 영역의 컬렉터 에피층(205b)과 높이가 같아지도록 하기 위해, 컬렉터 에피층(205a)을 제거하여 진성 컬렉터 영역에 컬렉터 에피층(205b)을 형성한 상태를 나타낸 단면도이다.
도 2(f)는 감광막을 제거한 후, 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 외인성 컬렉터층(203) 및 컬렉터 에피층(205b) 상에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 베이스층(207), 에미터층(208) 및 에미터 캡층(209)을 순차적으로 성장시킨 상태를 나타낸 단면도이다. 여기서 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 베이스층(207)은 도핑 농도가 1x1019㎝-3∼5x1019㎝-3이며, 두께가 500Å∼1000Å 정도 성장된다. 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터층(208)은 도핑 농도 1x1017㎝-3∼5x1017㎝-3, 두께 1000Å∼2000Å인 밴드갭이 베이스층과 같은 화합물반도체층 및 도핑 농도 3x1017㎝-3∼7x1017㎝-3, 두께 500Å∼1000Å, 밴드갭이 베이스층 보다 큰 화합물반도체층부터 밴드갭이 베이스층과 같은 화합물반도체층까지 밴드갭을 선형적으로 감소시킨 화합물반도체층으로 구성된다. 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 캡층(209)은 도핑 농도 1x1018㎝-3∼8x1018㎝-3, 두께 500Å∼1500Å인 밴드갭이 베이스층과 같은 화합물반도체층, 도핑 농도 1x1019㎝-3∼5x1019㎝-3, 두께 400Å∼1000Å, 밴드갭이 베이스층과 같은 화합물반도체층부터 밴드갭이 베이스층보다 작은 화합물반도체층까지 밴드갭을 선형적으로 감소시킨 화합물반도체층 및 도핑 농도 1x1019㎝-3∼5x1019㎝-3, 두께 400Å∼1000Å, 밴드갭이 베이스층보다 작은 화합물반도체층으로 구성된다.
도 2(g)는 절연막(204)을 식각한 후, 감광막을 마스크로 이용하여 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 캡층(209) 및 에미터층(208)을 식각 한 상태를 나타낸 단면도이다.
도 2(h)는 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 부컬렉터층(202), 베이스층(207) 및 에미터 캡층(209) 상의 선택된 부분에 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 전극(211), 베이스 전극(212) 및 컬렉터 전극(213)을 리프트 오프에 의해 각각 형성시켜서 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 외인성 컬렉터 영역에 도핑시키지 않은 화합물반도체 에피층을 사용한 에미터 상층 구조 이종접합 쌍극자 트랜지스터를 완성시킨 상태를 나타낸 단면도이다.
상술한 바와 같이 본 발명에 의하면 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 외인성 컬렉터 영역에 도핑 시키지 않은 화합물반도체 에피층을 사용하기 때문에 외인성 컬렉터 영역에 수소 이온을 주입시킬 때 발생하는 베이스 저항과 컬렉터 저항이 증가되는 것을 방지할 수 있다. 따라서 최대공진주파수가 향상된 에미터 상층 구조 이종접합 쌍극자 트랜지스터 및 이 소자를 이용한 초고속 집적회로 제작시에 훌륭한 효과가 있다.

Claims (8)

  1. 화합물반도체 기판 상에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 화합물반도체 부컬렉터층 및 도핑시키지 않은 화합물반도체 에피층을 순차적으로 성장시키는 단계와,
    감광막을 마스크로 이용하여 도핑시키지 않은 화합물반도체 에피층 식각을 통해 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 컬렉터 영역을 형성하는 단계와,
    상기 웨이퍼 전면에 절연막을 증착하고 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 컬렉터 영역 및 진성 컬렉터 영역 상의 절연막을 식각하는 단계와,
    에미터 상층 구조 이종접합 쌍극자 트랜지스터의 컬렉터층을 성장시키는 단계와,
    감광막을 마스크로 이용하여 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 컬렉터 영역 상에 성장된 컬렉터 에피층이 진성 컬렉터 영역 상에 성장된 컬렉터 에피층과 높이가 같게되도록 식각 하는 단계와,
    상기 전체 구조상에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 화합물반도체 베이스층, 화합물반도체 에미터층, 화합물반도체 에미터캡층을 순차적으로 성장시키는 단계와,
    상기 잔류된 절연막을 식각하고, 감광막을 마스크로 이용하여 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 캡층 및 에미터층의 선택된 부분을 식각하는 단계와,
    상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 부컬렉터층, 베이스층 및 에미터 캡층 상의 선택된 부분에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 전극, 베이스 전극 및 컬렉터 전극을 리프트 오프에 의해 각각 형성 시키는 단계를 포함하여 이루어진 것을 특징으로 하는 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서, 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 부 컬렉터층은 도핑 농도가 1x1018내지 7x1018㎝-3이고, 두께가 4000 내지 6000Å 정도인 것을 특징으로 하는 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서, 상기 반도체화합물 에피층은 도핑시키지 않은 외인성 컬렉터층으로서, 두께가 3000 내지 5000Å 정도 성장되는 것을 특징으로 하는 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서, 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 컬렉터층은 도핑 농도 1x1016내지 5x1016㎝-3, 두께 3000 내지 5000Å 정도로 성장되는 것을 특징으로 하는 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서, 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 베이스층은 도핑 농도가 1x1019내지 5x1019㎝-3이며, 두께가 500 내지 1000Å 정도 성장되는 것을 특징으로 하는 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서, 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터층은 도핑 농도 1x1017내지 5x1017㎝-3, 두께 1000 내지 2000Å인 밴드갭이 베이스층과 같은 화합물반도체층 및 도핑 농도 3x1017내지 7x1017㎝-3, 두께 500 내지 1000Å, 밴드갭이 베이스층보다 큰 화합물반도체층부터 밴드갭이 베이스층과 같은 화합물반도체층까지 밴드갭을 선형적으로 감소되는 것을 특징으로 하는 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법.
  7. 제 1 항에 있어서, 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 캡층은 도핑 농도 1x1018내지 8x1018㎝-3, 두께 500 내지 1500Å인 밴드갭이 베이스층과 같은 화합물반도체층, 도핑 농도 1x1019내지 5x1019㎝-3, 두께 400 내지 1000Å, 밴드갭이 베이스층과 같은 화합물반도체층부터 밴드갭이 베이스층보다 작은 화합물반도체층까지 밴드갭을 선형적으로 감소시킨 화합물반도체층 및 도핑 농도 1x1019내지 5x1019㎝-3, 두께 400 내지 1000Å, 밴드갭이 베이스층보다 작은 화합물반도체층으로 순차적으로 성장되는 것을 특징으로 하는 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법.
  8. 제 1 항에 있어서, 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 컬렉터층은 상기 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 컬렉터 영역 이외의 도핑 시키지 않은 화합물반도체 에피층을 식각한 후, 상기 절연막을 상기 웨이퍼 전면에 증착시키지 않고 형성할 수 있는 것을 특징으로 하는 에미터 상층 구조 이종접합 쌍극자 트랜지스터 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01241867A (ja) * 1988-03-23 1989-09-26 Mitsubishi Electric Corp ヘテロ接合バイポーラトランジスタおよびその製造方法
JPH01251660A (ja) * 1988-03-30 1989-10-06 Nec Corp ヘテロ接合バイポーラトランジスタ及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
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JPH01241867A (ja) * 1988-03-23 1989-09-26 Mitsubishi Electric Corp ヘテロ接合バイポーラトランジスタおよびその製造方法
JPH01251660A (ja) * 1988-03-30 1989-10-06 Nec Corp ヘテロ接合バイポーラトランジスタ及びその製造方法

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