KR100293054B1 - Gate electrode manufacturing method of semiconductor devices - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 38
- 239000010703 silicon Substances 0.000 claims abstract description 38
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 239000012298 atmosphere Substances 0.000 claims abstract description 14
- 239000002019 doping agent Substances 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 238000000137 annealing Methods 0.000 claims abstract description 5
- 230000007547 defect Effects 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 230000002265 prevention Effects 0.000 claims abstract description 4
- 230000003213 activating effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 24
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000007865 diluting Methods 0.000 claims description 2
- 238000005121 nitriding Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
- H01R13/46—Bases; Cases
- H01R13/52—Dustproof, splashproof, drip-proof, waterproof, or flameproof cases
- H01R13/5213—Covers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
- H01R13/44—Means for preventing access to live contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
- H01R13/73—Means for mounting coupling parts to apparatus or structures, e.g. to a wall
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Abstract
반도체 소자의 미세화에 대응하여 게이트 특성이 우수할 뿐만 아니라 신뢰성 있는 극박 게이트를 제조하기 위하여, 활성 영역이 정의된 실리콘웨이퍼에 희생 산화막을 통해 임계 전압, 펀치 스루 방지, 채널 스톱, 웰 형성 등을 위한 이온 주입을 실시한 후, 어닐링하여 이온 주입에 따른 실리콘웨이퍼 표면의 결함을 회복시키고, 희생 산화막을 제거한 후, 실리콘웨이퍼를 열산화하여 게이트 산화막을 형성한다. 그리고, 실리콘웨이퍼 상부에 폴리 실리콘을 증착하고, P형 또는 N형 도펀트를 이온 주입한 후, 실리콘웨이퍼를 NF3분위기 빠른 열처리에 의해 이온 주입된 도펀트를 활성화시킴과 동시에 게이트 산화막을 질화 및 불화시킨다. 이후, 폴리 실리콘과 게이트 산화막을 패터닝하여 반도체 소자의 게이트 전극을 완성한다.In order to fabricate ultra-thin gates with excellent gate characteristics in response to the miniaturization of semiconductor devices, a sacrificial oxide film on a silicon wafer having active regions defined therein is used for threshold voltage, punch through prevention, channel stop, well formation, and the like. After ion implantation, annealing is performed to recover defects on the surface of the silicon wafer resulting from the ion implantation, the sacrificial oxide film is removed, and the silicon wafer is thermally oxidized to form a gate oxide film. After depositing polysilicon on the silicon wafer and ion implanting a P-type or N-type dopant, the silicon wafer is nitrided and fluorinated while activating the dopant implanted by NF 3 atmosphere rapid heat treatment. . Thereafter, the polysilicon and the gate oxide film are patterned to complete the gate electrode of the semiconductor device.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정 중 반도체 소자의 게이트 전극을 제조하는 방법에 관한 것이다.The present invention relates to a process for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a gate electrode of a semiconductor device during a semiconductor device manufacturing process.
현재 및 장래의 반도체 산업은 서브 미크론(sub-micron)에로의 반도체 소자 사이즈의 축소화가 진행되고 있다. 그리고 이에 대응하여 반도체 소자의 구동을 위한 게이트 전극의 게이트 산화막 두께도 수십 Å이하로 얇아지고 있으며, 채널 길이도 서브 미크론 이하로 축소되고 있다.In the current and future semiconductor industry, the reduction of the size of semiconductor devices to sub-microns is in progress. Correspondingly, the thickness of the gate oxide film of the gate electrode for driving the semiconductor device is also reduced to several tens of microwatts or less, and the channel length is also reduced to less than sub microns.
그러나, 게이트 산화막의 두께가 얇아짐에 따라 P모스 폴리 전극으로부터 보론 도펀트(dopant)(B+)의 확산에 의해 게이트 페너트레이션(penetration)이 발생하여 전계 효과 트랜지스터(FET)의 게이트 전류 누설(leakage)을 초래한다. 또한, 게이트 산화막의 두께가 30Å정도에서는 F-N 터널(Fowler-Nordheim tunnel)에 의한 전류 누설이 발생하며, 그 이하의 두께에서는 게이트 산화막의 절연 내압 특성 저하로 직접적인 터널 현상 등이 발생한다.However, as the thickness of the gate oxide film becomes thinner, gate penetration occurs due to diffusion of boron dopant (B + ) from the PMOS polyelectrode, and the gate current leakage of the field effect transistor (FET) ( leakage. In addition, when the thickness of the gate oxide film is about 30 GPa, current leakage by the FN tunnel (Fowler-Nordheim tunnel) occurs, and when the thickness is less than that, a direct tunnel phenomenon occurs due to a decrease in dielectric breakdown voltage characteristics of the gate oxide film.
이중 보론 도펀트의 확산에 의한 게이트 페너트레이션은 근본적으로 산화막 게이트에서는 피할 수 없으며, 또한 현재 수준의 반도체 소자에서는 소자 동작의 신뢰성을 저하시키는 등 치명적인 문제를 유발케 할 수도 있다.Gate penetration due to the diffusion of the double boron dopant is fundamentally inevitable in the oxide gate, and may cause fatal problems such as deteriorating the reliability of device operation in current-class semiconductor devices.
이와 같은 극박 산화막 게이트의 단점을 보완하기 위해 최근에는 N 이온 또는 F 이온을 이온 주입한 후, 열산화함으로써 게이트 산화막을 산질화막 또는 산불화막으로 제조하는 방법이 이용되고 있다.In order to make up for the drawbacks of such ultrathin oxide gates, recently, a method of manufacturing a gate oxide layer as an oxynitride layer or an oxyfluoride layer by ion implantation of N ions or F ions and thermal oxidation is used.
그러면, 도 1a와 도 1h를 참조하여 종래 게이트 산화막을 산질화막으로 형성하는 게이트 전극 제조 방법을 설명한다.1A and 1H, a gate electrode manufacturing method for forming a conventional gate oxide film as an oxynitride film will be described.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1) 상에 선택적 산화법(local oxidation of silicon, LOCOS)이나 트렌치(shallow trench isolation, STI) 공정에 의해 필드 산화막(2)을 형성하여 반도체 소자가 형성될 활성 영역을 정의한 후, 실리콘웨이퍼(1) 상부의 희생 산화막(3)을 통해 활성 영역에 임계 전압 조절, 펀치 스루(punch through) 방지, 채널 스톱(channel stop) 형성, 웰(well) 형성 등을 위한 이온 주입(I1)을 실시한다.First, as shown in FIG. 1A, a semiconductor device is formed by forming a field oxide film 2 on a silicon wafer 1 by a selective oxidation method (LOCOS) or a trench (shallow trench isolation (STI)) process. After defining the active region to be formed, through the sacrificial oxide film 3 on the silicon wafer 1, the threshold voltage control, punch through prevention, channel stop formation, well formation, etc. Ion implantation (I1) is performed.
그 다음 도 1b에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 N이온을 이온 주입한다. 이때, 게이트 산화막을 산불화막으로 형성하기 위해서는 F이온을 이온 주입한다.Next, as illustrated in FIG. 1B, N ions are implanted into the entire surface of the silicon wafer 1. At this time, in order to form the gate oxide film as an acid fluoride film, ion is implanted with F ion.
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1)를 어닐링(annealing)(A1)하여 이온 주입 공정에 의해 손상된 활성 영역의 실리콘웨이퍼(1) 표면 손상을 회복시킨 후, 도 1d에 도시한 바와 같이 실리콘웨이퍼(1)를 세정하여 실리콘웨이퍼(1) 표면의 희생 산화막을 제거하고, 실리콘웨이퍼(1)를 퍼니스(furnace)에 장입하여 열산화한다. 그러면, 실리콘웨이퍼에 이온 주입된 N에 의해 산화 속도가 억제될 뿐만 아니라 이온 주입된 N에 의해 극박의 게이트 산질화막(4)이 형성된다.Then, as shown in FIG. 1C, the silicon wafer 1 is annealed (A1) to recover surface damage of the silicon wafer 1 in the active region damaged by the ion implantation process, and then shown in FIG. 1D. As described above, the silicon wafer 1 is cleaned to remove the sacrificial oxide film on the surface of the silicon wafer 1, and the silicon wafer 1 is charged into a furnace and thermally oxidized. Then, the oxidation rate is suppressed by the N implanted into the silicon wafer, and the ultra-thin gate oxynitride film 4 is formed by the implanted N.
그 다음 도 1e에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 전극 형성을 위한 폴리 실리콘(5)을 증착하고, 도 1f에 도시한 바와 같이 P형 또는 N형 도펀트를 도핑(doping)한다. 이때, 도핑은 인 시투(in-situ) 공정에 의해 폴리 실리콘을 증착과 동시에 할 수도 있으며, 폴리 증착이후 이온 주입(I2) 등 다양한 방법에 의해 실시한다.Then, as shown in FIG. 1E, polysilicon 5 for electrode formation is deposited on the silicon wafer 1 front surface, and doped P-type or N-type dopant as shown in FIG. 1F. In this case, doping may be performed simultaneously with deposition of polysilicon by an in-situ process, and may be performed by various methods such as ion implantation (I 2) after poly deposition.
그 다음 도 1g에 도시한 바와 같이, 실리콘웨이퍼(1)를 퍼니스에 재차 장입하여 폴리 실리콘(5)을 어닐링하여 도핑된 도펀트를 확산시킴과 동시에 활성화시킴으로써 폴리 실리콘(5)을 저저항화시킨다.Then, as shown in Fig. 1G, the silicon wafer 1 is reloaded into the furnace to anneal the polysilicon 5 to diffuse the doped dopant and simultaneously activate the polysilicon 5 to lower the resistance.
그 다음 도 1h에 도시한 바와 같이, 실리콘웨이퍼(1) 상부의 폴리 실리콘(5)과 게이트 산질화막(4)을 패터닝(patterning)함으로써 반도체 소자의 게이트 전극을 완성한다.1H, the gate electrode of the semiconductor element is completed by patterning the polysilicon 5 and the gate oxynitride film 4 on the silicon wafer 1 above.
이와 같은 종래 반도체 소자의 게이트 전극 제조 방법에서 게이트 산화막을 산질화막 또는 산불화막으로 형성함으로써 극박 게이트 산화막에서의 문제점을 해결하였지만, 이온 주입에 따른 결함이 실리콘웨이퍼에 존재하므로 어닐링 공정에서 결함 회복이 불완전할 경우 게이트 형성 이후 게이트 전류 누설이 유발될 수 있다.In the conventional method of manufacturing a gate electrode of a semiconductor device, the gate oxide film is formed of an oxynitride film or an oxyfluoride film, which solves the problem of the ultra-thin gate oxide film. In this case, gate current leakage may occur after the gate is formed.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 미세화에 대응하여 게이트 특성이 우수할 뿐만 아니라 신뢰성 있는 극박 게이트를 제조하는 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to provide a method of manufacturing an ultra-thin gate which is excellent in gate characteristics and reliable in response to miniaturization of a semiconductor device.
도 1a 내지 도 1h는 종래 반도체 소자의 게이트 전극을 형성하는 방법을 개략적으로 도시한 공정도이고,1A to 1H are process diagrams schematically illustrating a method of forming a gate electrode of a conventional semiconductor device.
도 2a 내지 도 2g는 본 발명에 따라 반도체 소자의 게이트 전극을 형성하는 방법을 개략적으로 도시한 공정도이다.2A to 2G are process diagrams schematically illustrating a method of forming a gate electrode of a semiconductor device according to the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 폴리 도핑 이후 도펀트 활성화를 위한 어닐링을 NF3분위기의 빠른 열처리 공정에 의해 실시하여 도펀트를 활성화시킴과 동시에 게이트 산화막을 질화 및 불화시키는 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized in that the annealing for dopant activation after poly doping is carried out by a rapid heat treatment process in an NF 3 atmosphere to activate the dopant and to nitride and fluorine the gate oxide film.
상기 NF3분위기 빠른 열처리는 NF3를 N2로 희석한 것이며, 저온과 고온의 2단계로 실시하는 것이 바람직하다.The NF 3 atmosphere rapid heat treatment is obtained by diluting NF 3 with N 2 , preferably in two stages of low temperature and high temperature.
상기 1단계 NF3분위기 저온 빠른 열처리는 1000℃ 이하의 온도, 700Torr 내지 760Torr 압력에서 30초 이내의 시간으로 실시하며, 2단계 NF3분위기 고온 빠른 열처리는 1000℃ 내지 1100℃ 온도, 700Torr 내지 760Torr 압력에서 10초 내지 30초의 시간으로 N2분위기 만으로 실시하는 것이 바람직하다.The first step NF 3 atmosphere low temperature fast heat treatment is carried out within 30 seconds at a temperature of less than 1000 ℃, 700 Torr to 760 Torr pressure, the second step NF 3 atmosphere high temperature fast heat treatment is 1000 ℃ to 1100 ℃ temperature, 700 Torr to 760 Torr pressure 10 seconds to 30 seconds in is preferably performed only N 2 atmosphere.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명에 따라 반도체 소자의 게이트 전극을 형성하는 방법을 개략적으로 도시한 공정도이다.2A to 2G are process diagrams schematically illustrating a method of forming a gate electrode of a semiconductor device according to the present invention.
먼저, 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11) 상에 선택적 산화법이나 트렌치 공정에 의해 필드 산화막(12)을 형성하여 반도체 소자가 형성될 활성 영역을 정의한 후, 실리콘웨이퍼(11) 상부의 희생 산화막(13)을 통해 정의된 실리콘웨이퍼의 활성 영역에 임계 전압, 펀치 스루 방지, 채널 스톱, 웰 형성 등을 위한 이온 주입(I11)을 실시한다.First, as shown in FIG. 2A, the field oxide film 12 is formed on the silicon wafer 11 by a selective oxidation method or a trench process to define an active region in which a semiconductor device is to be formed. Ion implantation (I11) is performed in the active region of the silicon wafer defined by the sacrificial oxide film 13 for threshold voltage, punch through prevention, channel stop, well formation, and the like.
그 다음 도 2b에 도시한 바와 같이, 실리콘웨이퍼(11)를 퍼니스에 장입하여 어닐링(A)함으로써 이온 주입 공정에 위해 발생된 활성 영역 실리콘웨이퍼(11)의 표면 결함을 회복시킨다.Then, as shown in FIG. 2B, the silicon wafer 11 is charged into the furnace and annealed to recover the surface defects of the active region silicon wafer 11 generated for the ion implantation process.
그 다음 도 2c에 도시한 바와 같이, 실리콘웨이퍼(11)를 세정하여 실리콘웨이퍼 표면의 희생 산화막을 제거하고, 재차 실리콘웨이퍼(11)를 퍼니스에 장입하여 열산화시킴으로써 활성 영역의 실리콘웨이퍼 표면에 게이트 산화막(14)을 형성시킨다.Then, as shown in FIG. 2C, the silicon wafer 11 is cleaned to remove the sacrificial oxide film on the surface of the silicon wafer, and the silicon wafer 11 is inserted into the furnace again and thermally oxidized to gate the silicon wafer 11 in the active region. An oxide film 14 is formed.
그 다음 도 2d에 도시한 바와 같이, 실리콘웨이퍼(11) 전면에 폴리 전극 형성을 위한 폴리 실리콘(15)을 증착하고, 도 2e에 도시한 바와 같이, 폴리 실리콘(15)에 P형 또는 N형 도펀트를 이온 주입(I12) 공정을 통해 도핑한다.Then, as illustrated in FIG. 2D, polysilicon 15 for forming a polyelectrode is deposited on the front surface of the silicon wafer 11, and as shown in FIG. 2E, P-type or N-type is formed on the polysilicon 15. Dopants are doped through an ion implantation (I12) process.
그 다음 도 2f에 도시한 바와 같이, 실리콘웨이퍼(11)를 재차 퍼니스에 장입하여 폴리 실리콘(15)에 도핑된 도펀트를 활성화시켜 폴리 전극을 저저항화하기 위하여 어닐링한다. 이때, 어닐링은 NF3분위기의 빠른 열처리 공정(RTN)을 도입하여 게이트 산화막을 질화 및 불화시킨다.Then, as shown in FIG. 2F, the silicon wafer 11 is loaded into the furnace again to activate the dopant doped in the polysilicon 15 and annealed to lower the polyelectrode. At this time, annealing introduces a rapid heat treatment process (RTN) in an NF 3 atmosphere to nitride and fluorine the gate oxide film.
즉, 빠른 열처리 공정에 NF3가스를 도입함으로써 실리콘 결합이 깨어진 실리콘웨이퍼에 해리된 N과 F가 확산 침투하게 한다. 더욱이 해리된 N과 F는 실리콘과는 결합되지 않고 산화막 또는 산화막과 실리콘 계면의 실리콘과 산소의 미결합수(dangling bond)에 결합하게 된다. 따라서, 산질화막의 불완전한 결합이 소멸되어 정공(hole), 전자(electron) 트랩(trap) 등에 의한 게이트 열화를 억제시키게 된다.In other words, by introducing the NF 3 gas in a rapid heat treatment process, the dissociated N and F into the silicon wafer is broken silicon diffusion is penetrated. Furthermore, the dissociated N and F are not bonded to silicon but are bonded to an oxide film or a dangling bond of silicon and oxygen at an oxide film and a silicon interface. As a result, incomplete bonding of the oxynitride film disappears and gate degradation due to holes, electron traps, and the like is suppressed.
이때, NF3분위기 빠른 열처리는 NF3를 N2로 희석한 것이며, 저온과 고온의 2단계 빠른 열처리를 실시한다. 1단계 NF3분위기 저온 빠른 열처리는 1000℃ 이하의 온도, 700Torr 내지 760Torr 정도의 압력에서 30초 이내의 시간으로 실시하는 것이 바람직하며, 2단계 NF3분위기 고온 빠른 열처리는 1000℃ 내지 1100℃ 정도의 온도, 700Torr 내지 760Torr 정도의 압력에서 10초 내지 30초 정도의 시간으로 N2분위기 만으로 실시하여 이온 주입에 따른 결함을 회복시키는 것이 바람직하다.At this time, NF 3 atmosphere rapid heat treatment is a dilution of NF 3 with N 2 , and performs a two-step rapid heat treatment of low temperature and high temperature. The first stage NF 3 atmosphere low temperature rapid heat treatment is preferably performed at a temperature of 1000 ° C. or lower and the pressure of 700 Torr to 760 Torr within 30 seconds. The second stage NF 3 atmosphere high temperature rapid heat treatment is performed at 1000 ° C. to 1100 ° C. It is preferable to recover a defect due to ion implantation by performing only in an N 2 atmosphere at a temperature of about 700 Torr to 760 Torr for a time of about 10 to 30 seconds.
그 다음 도 2g에 도시한 바와 같이, 실리콘웨이퍼(11) 상부의 폴리 실리콘(15)과 질화 및 불화된 게이트 산화막(14)을 패터닝함으로써 반도체 소자의 게이트 전극을 완성한다.Next, as shown in FIG. 2G, the gate electrode of the semiconductor device is completed by patterning the polysilicon 15 on the silicon wafer 11 and the nitrided and fluorinated gate oxide film 14.
이와 같이 본 발명은 폴리 도핑 이후 도펀트 활성화를 위한 어닐링을 NF3분위기의 빠른 열처리 공정에 의해 실시하여 도펀트를 활성화시킴과 동시에 게이트 산화막을 질화 및 불화시킴으로써 극박 게이트 산화막의 신뢰성을 향상시킬 수 있다.As described above, the present invention can improve the reliability of the ultra-thin gate oxide film by performing annealing for dopant activation after poly doping by a rapid heat treatment process in an NF 3 atmosphere, activating the dopant and nitriding and fluorinating the gate oxide film.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021199A KR100293054B1 (en) | 1999-06-08 | 1999-06-08 | Gate electrode manufacturing method of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021199A KR100293054B1 (en) | 1999-06-08 | 1999-06-08 | Gate electrode manufacturing method of semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001773A KR20010001773A (en) | 2001-01-05 |
| KR100293054B1 true KR100293054B1 (en) | 2001-06-15 |
Family
ID=19590849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990021199A KR100293054B1 (en) | 1999-06-08 | 1999-06-08 | Gate electrode manufacturing method of semiconductor devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100293054B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112185808A (en) * | 2019-07-03 | 2021-01-05 | 中芯国际集成电路制造(上海)有限公司 | Method for forming ion implantation region and semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196443A (en) * | 1990-11-28 | 1992-07-16 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPH0918000A (en) * | 1995-06-30 | 1997-01-17 | Sumitomo Metal Ind Ltd | Semiconductor device manufacturing method |
| KR19980031854A (en) * | 1996-10-31 | 1998-07-25 | 김영환 | Method of forming gate insulating film of MOS transistor |
-
1999
- 1999-06-08 KR KR1019990021199A patent/KR100293054B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196443A (en) * | 1990-11-28 | 1992-07-16 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPH0918000A (en) * | 1995-06-30 | 1997-01-17 | Sumitomo Metal Ind Ltd | Semiconductor device manufacturing method |
| KR19980031854A (en) * | 1996-10-31 | 1998-07-25 | 김영환 | Method of forming gate insulating film of MOS transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010001773A (en) | 2001-01-05 |
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