KR100538885B1 - Method of forming a flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플래쉬 메모리 셀의 게이트를 패터닝한 후, 어닐링 공정을 실시하고 건식 산화 공정을 실시하므로써, 터널 산화막의 에지 부분이 과도 산화되는 것을 방지할 수 있고, 소자의 소거 동작 속도를 개선하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 개시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and by patterning a gate of a flash memory cell, performing an annealing process and performing a dry oxidation process, thereby preventing excessive oxidation of the edge portion of the tunnel oxide film. Disclosed is a method of manufacturing a flash memory device capable of improving the device's erase operation speed and improving device reliability and yield.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 셀 형성 후 어닐링 공정을 실시한 다음 산화 공정을 실시하므로써 터널 산화막의 에지 부분의 두께가 불균일하게 형성되는 것을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device. In particular, an annealing process followed by an oxidization process after formation of a flash memory cell may be used to provide a method of manufacturing a flash memory device. It relates to a manufacturing method.
일반적으로 플래쉬 메모리 셀은 소자분리 공정이 형성된 반도체 기판에 소오스 및 드레인 영역 형성을 위한 이온 주입 공정을 실시한 후 터널 산화막, 플로팅 게이트용 폴리실리콘층, 유전체막 및 콘트롤 게이트용 폴리실리콘층을 순차적으로 형성하고 패터닝한 다음, 산화 공정 및 어닐링 공정에 의해 소오스 및 드레인 영역의 불순물 이온을 확산시키므로써 형성된다.In general, a flash memory cell performs an ion implantation process for forming a source and a drain region on a semiconductor substrate on which a device isolation process is formed, and then sequentially forms a tunnel oxide film, a polysilicon layer for floating gate, a dielectric layer, and a polysilicon layer for control gate. And then patterned, and then formed by diffusing impurity ions in the source and drain regions by an oxidation process and an annealing process.
이와 같은 공정 과정에서 소오스 및 드레인 영역을 어닐링하는 목적은 더블 도프트 드레인(double doped drain; DDD) 접합 영역을 더욱 그레이드(grade) 접합으로 만들기 위한 것이다. 그런데, 플래쉬 메모리 셀의 터널 산화막은 게이트 패터닝을 위한 식각 공정시 어텍(attack)을 받기 때문에, 게이트 패터닝 공정 후 건식 산화 분위기의 소오스/드레인 어닐링 공정을 실시하여 어텍받은 터널 산화막을 리커버시키고 셀의 누설전류 특성을 향상시켜야 한다.The purpose of annealing the source and drain regions in this process is to make the double doped drain (DDD) junction regions more graded. However, since the tunnel oxide layer of the flash memory cell receives an attack during the etching process for the gate patterning, a source / drain annealing process in a dry oxidation atmosphere is performed after the gate patterning process to recover the attacked tunnel oxide layer and leak the cell. The current characteristics must be improved.
종래에는 소오스/드레인을 건식 산화한 후 어닐링을 실시하였으며, 이에 의해 터널 산화막의 어텍 부분을 회복시키는 효과를 얻을 수 있다. 그러나 어닐링 전에 건식 산화 공정을 먼저 실시하였기 때문에, 터널 산화막의 에지 부분의 산화율이 높아 터널 산화막이 불균일한 두께를 갖게 되며, 이에 따라 소자 동작시 소거 시간이 증가하고 소자의 수율이 저하되는 문제점이 있다.Conventionally, annealing was performed after dry oxidation of the source / drain, whereby the effect of restoring the attack portion of the tunnel oxide film can be obtained. However, since the dry oxidation process is first performed before annealing, the oxidation rate of the edge portion of the tunnel oxide film is high, so that the tunnel oxide film has a nonuniform thickness, thereby increasing the erase time and lowering the yield of the device during device operation. .
따라서, 본 발명은 플래쉬 메모리 소자 제조시 게이트 패터닝 후 어닐링 공정을 실시한 후 건식 산화 공정을 실시하므로써 터널 산화막의 에지 부분이 과도하게 산화되는 것을 방지하면서 소자의 소거 시간을 단축시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다. Accordingly, the present invention provides a flash memory device which can reduce the erase time of the device while preventing the edge portion of the tunnel oxide from being excessively oxidized by performing a dry oxidation process after performing an annealing process after gate patterning in manufacturing a flash memory device. The purpose is to provide a manufacturing method.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 하부구조가 형성된 반도체 기판에 소오스/드레인 이온주입 공정을 실시하여 소오스 및 드레인 영역을 정의하는 단계와, 전체구조 상에 터널 산화막을 성장시키고, 플로팅 게이트용 폴리실리콘, 유전체막 및 콘트롤 게이트용 폴리실리콘층 순차적으로 형성한 후 패터닝공정을 실시하여, 플로팅 게이트와 콘트롤 게이트가 적층구조를 이루는 플래쉬 메모리 셀이 형성되는 단계와, 상기 소오스 및 드레인 영역에 어닐링 공정을 실시하고, 이로 인하여 전체구조 상에 열산화막이 형성되는 단계와, 상기 전체구조 상에 건식식각 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention for achieving the above object comprises the steps of defining a source and a drain region by performing a source / drain ion implantation process on a semiconductor substrate on which a substructure is formed; And forming a polysilicon layer for the floating gate, a dielectric layer, and a polysilicon layer for the control gate in sequence, and performing a patterning process to form a flash memory cell in which the floating gate and the control gate are stacked. Performing an annealing process on the source and drain regions, thereby forming a thermal oxide film on the entire structure, and performing a dry etching process on the entire structure.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1a 내지 1c는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1A to 1C are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a flash memory device according to the present invention.
도 1a에 도시된 바와 같이, 하부구조가 형성된 반도체 기판(11)에 소오스/드레인 형성용 마스크를 이용한 이온 주입 공정을 실시하여 소오스(12) 및 드레인(13)을 형성한다. 이후, 전체구조 상부에 터널 산화막(14), 플로팅 게이트용 폴리실리콘층, 유전체막(16) 및 콘트롤 게이트용 폴리실리콘층을 순차적으로 형성한 후 패터닝하여 플로팅 게이트(15)와 콘트롤 게이트(16)가 적cmd(stack) 구조로 형성된 플래쉬 메모리 셀을 형성한다. 이와 같은 게이트 패터닝 형성시, 터널 산화막(13)은 그 에지 부분에서 식각율이 높아 과도하게 식각되게 된다.As shown in FIG. 1A, an ion implantation process using a mask for forming a source / drain is performed on a semiconductor substrate 11 having a lower structure to form a source 12 and a drain 13. Thereafter, the tunnel oxide layer 14, the floating gate polysilicon layer, the dielectric layer 16, and the control gate polysilicon layer are sequentially formed on the entire structure, and then patterned to form the floating gate 15 and the control gate 16. Form a flash memory cell formed in an enemy cmd (stack) structure. When the gate patterning is formed, the tunnel oxide film 13 is excessively etched due to high etching rate at the edge portion thereof.
도 1b는 소오스(12) 및 드레인(13)에 주입된 불순물 이온을 확산시키기 위하여 어닐링을 실시한 상태를 나타내는 소자의 단면도이다. 여기에서, 어닐링 공정은 급속 열처리(RTP)로 500 내지 1000℃의 온도에서 1분 내지 100분 정도 실시하며, 이로인해 형성되는 열산화막(18)의 두께는 10 내지 300Å이 되도록 한다.FIG. 1B is a cross-sectional view of an element showing a state in which annealing is performed to diffuse impurity ions implanted into the source 12 and the drain 13. Here, the annealing process is carried out by rapid heat treatment (RTP) at a temperature of 500 to 1000 ℃ for about 1 minute to 100 minutes, thereby the thickness of the thermal oxide film 18 is formed to be 10 to 300 kPa.
도 1c는 건식 산화를 실시하여 전체 구조 상에 산화막(19)이 형성된 상태를 나타내는 소자의 단면도이다. 건식 산화 공정은 500 내지 1000℃의 온도에서 1분 내지 100분 정도 실시한다.FIG. 1C is a cross-sectional view of a device showing a state in which an oxide film 19 is formed on the entire structure by performing dry oxidation. The dry oxidation process is carried out at a temperature of 500 to 1000 ° C. for about 1 to 100 minutes.
이상에서 설명한 바와 같이, 게이트 패터닝 후 어닐링을 실시한 다음 건식 산화 공정을 실시하게 되면, 터널 산화막의 에지 포인트의 두께가 증가하는 현상(라운딩 효과)을 방지할 수 있다. 이에 따라 플로팅 게이트(15)에 존재하는 전하들이 터널 산화막(13)을 통해 소오스(12)쪽으로 빠져나가는 것이 용이하여 소자의 소거 동작 속도가 향상되는 효과를 가져올 수 있다. As described above, when the dry oxidation process is performed after annealing after the gate patterning, a phenomenon in which the thickness of the edge point of the tunnel oxide film is increased (rounding effect) can be prevented. Accordingly, the charges present in the floating gate 15 may easily escape to the source 12 through the tunnel oxide layer 13, thereby increasing the erase operation speed of the device.
상술한 바와 같이 본 발명에 의하면, 게이트를 패터닝하고 어닐링을 실시한 후 건식 산화 공정을 실시하므로써, 터널 산화막의 에지 부분이 과도하게 산화되는 것을 방지할 수 있어 균일한 두께를 갖는 터널 산화막을 얻을 수 있다. 이에 의해 플로팅 게이트에 저장되어 있는 전하가 소오스 쪽으로 유출되는 동작이 용이하게 진행되어 소자의 소거 동작 속도를 향상시킬 수 있다. 또한, 건식 산화 공정 전 실시하는 어닐링 공정에 의해 터널 산화막의 라운딩 효과를 방지할 수 있기 때문에 셀의 누설전류 특성을 개선할 수 있어, 소자의 신뢰성 및 수율을 향상시킬 수 있는 탁월한 효과가 있다.As described above, according to the present invention, by performing a dry oxidation process after patterning and annealing the gate, excessive oxidation of the edge portion of the tunnel oxide film can be prevented, thereby obtaining a tunnel oxide film having a uniform thickness. . As a result, an operation in which the charge stored in the floating gate flows out toward the source can be easily performed, thereby improving the erase operation speed of the device. In addition, since the rounding effect of the tunnel oxide film can be prevented by the annealing step performed before the dry oxidation step, the leakage current characteristics of the cell can be improved, and thus, the reliability and yield of the device can be improved.
도 1a 내지 1c는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.1A to 1C are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory device according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
11 : 반도체 기판 12 : 소오스11 semiconductor substrate 12 source
13 : 드레인 14 : 터널 산화막13: drain 14: tunnel oxide film
15 : 플로팅 게이트 16 : 유전체막15: floating gate 16: dielectric film
17 : 콘트롤 게이트 18 : 열산화막17: control gate 18: thermal oxide film
19 : 산화막19: oxide film
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