KR100290845B1 - apparatus for processing syncronizing signal of flat panel display system - Google Patents
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Abstract
수평동기신호와 수직동기신호를 정확하게 동기시키고 수직동기신호의 가변폭을 증가시킬 수 있도록 한 평판 디스플레이 시스템의 동기신호 처리장치에 관한 것으로, 수평동기신호 양극화부, 수직동기신호 양극화부를 구비한 플랫패널 디스플레이 시스템에서, 수평동기신호 양극화부에서 출력된 수평동기신호와 위상이 동기된 일정 클럭펄스를 발생시키는 PLL부와, 수직동기신호 양극화부에서 출력된 수직동기신호를 PLL부에서 출력된 수평동기신호와 동기시킴과 동시에 그 신호폭을 가변시키는 수직동기신호 보정부를 포함하여 구성되므로 화질을 향상시킬 수 있고 디스플레이분야에 광범위하게 응용할 수 있다.A synchronous signal processing apparatus for a flat panel display system which accurately synchronizes a horizontal synchronous signal with a vertical synchronous signal and increases a variable width of the vertical synchronous signal. A flat panel having a horizontal synchronous signal polarization unit and a vertical synchronous signal polarization unit In the display system, the PLL unit generates a predetermined clock pulse in phase synchronization with the horizontal synchronizing signal output from the horizontal synchronizing signal polarization unit, and the horizontal synchronizing signal output from the PLL unit outputs the vertical synchronizing signal output from the vertical synchronizing signal polarization unit. It includes a vertical synchronous signal correction unit for synchronizing with and varying the signal width at the same time can improve the image quality and can be widely applied to the display field.
Description
본 발명은 평판 디스플레이 시스템에 관한 것으로서, 특히 평판 디스플레이 시스템의 동기신호 처리장치에 관한 것이다.TECHNICAL FIELD The present invention relates to a flat panel display system, and more particularly, to a synchronization signal processing apparatus of a flat panel display system.
종래의 기술에 따른 평판 디스플레이 시스템의 동기신호 처리장치는 도 1에 도시된 바와 같이, 사용자의 선택에 따라 서로 다른 PC(Personal Computer)로 부터 입력되는 각각의 수평 및 수직동기신호(H-sync1,V-sync1과 H-sync2,V-sync2)중 하나를 선택하는 동기신호 절환부(1), 상기 동기신호 절환부(1)에서 출력된 수평동기신호를 양극화하는 즉, 수평동기신호가 부(-)극성이면 양(+)극성으로 반전시키고, 양(+)극성이면 그대로 출력하는 수평동기신호 양극화부(2), 상기 동기신호 절환부(1)에서 출력된 수직동기신호를 양극화하는 수직동기신호 양극화부(3), 상기 동기신호 절환부(1)에서 출력되는 수평 및 수직동기신호에 따라 PC에서 출력되는 영상모드를 판별하는 마이컴(4), 상기 수평동기신호 양극화부(2)에서 출력된 수평동기신호를 입력받아 내부에 있는 VCO(Voltage Controlled Oscillator)의 기준신호와의 위상차에 비례하여 신호폭이 가변되고 수평동기신호의 폴링에지(Falling Edge)에 동기된 클럭펄스형태로 변환출력하는 PLL(Phase Locked Loop)(5), 상기 PLL(5)에서 출력된 클럭펄스와 수직동기신호 양극화부(3)에서 출력된 수직동기신호에 따라 디지털 영상데이터를 화면에 디스플레이될 수 있도록 신호처리하는 영상신호 처리부(6)를 포함하여 구성된다.As shown in FIG. 1, the synchronization signal processing apparatus of the flat panel display system according to the related art includes the horizontal and vertical synchronization signals H-sync1, which are input from different PCs according to a user's selection. A synchronization signal switching unit 1 for selecting one of V-sync1, H-sync2, and V-sync2 and a horizontal synchronization signal output from the synchronization signal switching unit 1 are polarized, that is, the horizontal synchronization signal is negative ( -) If the polarity is reversed to the positive (+) polarity, if the positive polarity is the horizontal synchronization signal polarization unit (2), the vertical synchronization signal polarizing the vertical synchronization signal output from the synchronization signal switching unit (1) Output from the signal polarization unit 3, the microcomputer 4 for determining the image mode output from the PC according to the horizontal and vertical synchronization signal output from the synchronization signal switching unit 1, and the horizontal synchronization signal polarization unit (2) VCO (Voltage Control) PLL (Phase Locked Loop) (5) which converts the signal width in proportion to the phase difference with the reference signal of the LED Oscillator and converts it into a clock pulse type synchronized with the falling edge of the horizontal synchronization signal, and the PLL ( And a video signal processor (6) for signal processing so that the digital video data can be displayed on the screen according to the clock pulse output from 5) and the vertical sync signal polarization unit (3).
이와 같이 구성된 종래기술에 따른 평판 디스플레이 시스템의 동기신호 처리장치의 동기신호 처리동작을 도 2를 참조하여 살펴보면 다음과 같다.The synchronization signal processing operation of the synchronization signal processing apparatus of the conventional flat panel display system configured as described above will be described with reference to FIG.
먼저, 제1 및 제2 PC가 평판 디스플레이 시스템에 연결된 상태에서 사용자가 제1 PC의 데이터를 화면상에 디스플레이하고자 선택스위치(도시 생략)를 조작하여 제1 PC를 선택한 경우 그에 따른 신호가 마이컴(4)에 입력된다.First, when the user selects the first PC by operating a selection switch (not shown) to display data of the first PC on the screen while the first and second PCs are connected to the flat panel display system, a signal corresponding to the microcomputer ( 4) is entered.
이어서 마이컴(4)은 '하이'레벨신호를 동기신호 절환부(1)에 입력시키고 그에 따라 동기신호 절환부(1)는 제1 PC에서 출력되는 수평 및 수직동기신호(H-sync1,V-sync1)를 도 2의 (A),(D)와 같이 선택출력한다.Subsequently, the microcomputer 4 inputs the 'high' level signal to the synchronization signal switching unit 1, and thus the synchronization signal switching unit 1 outputs the horizontal and vertical synchronization signals H-sync1 and V- output from the first PC. sync1) is selectively outputted as shown in Figs. 2A and 2D.
그리고 상기 동기신호 절환부(1)에서 출력된 수평 및 수직동기신호는 각각 수평동기신호 양극화부(2) 및 수직동기신호 양극화부(3)에서 도 2의 (B),(E)와 같이 양극화된다.The horizontal and vertical synchronization signals outputted from the synchronization signal switching unit 1 are polarized in the horizontal synchronization signal polarization unit 2 and the vertical synchronization signal polarization unit 3, respectively, as shown in FIGS. 2B and 2E. do.
이어서 양극화된 수평동기신호는 PLL(5)에 입력되어 도 2의 (C)와 같이, 신호폭이 가변된 클럭펄스형태로 출력되고 양극화된 수직동기신호와 함께 영상신호 처리부(6)로 입력된다.Subsequently, the polarized horizontal synchronization signal is input to the PLL 5, and is output in the form of a clock pulse having a variable signal width as shown in FIG. 2C, and is input to the image signal processor 6 together with the polarized vertical synchronization signal. .
이때 도 2의 (C) 및 (E)에 도시된 바와 같이, 수평동기신호는 수직동기신호와 달리 PLL(5)을 경유하므로 서로 정확하게 동기되지 않고 위상차가 존재하게 된다.At this time, as shown in (C) and (E) of FIG. 2, unlike the vertical synchronization signal, the horizontal synchronization signal passes through the PLL (5), so that the phase difference is not exactly synchronized with each other.
그리고 영상신호 처리부(6)는 상기 PLL(5) 및 수직동기신호 절환부(3)에서 출력된 클럭펄스 형태의 수평동기신호 및 수직동기신호에 따라 영상신호를 화면상에 디스플레이될 수 있도록 디지털 신호처리한다.In addition, the image signal processing unit 6 may display a digital signal on the screen according to the horizontal synchronizing signal and the vertical synchronizing signal in the form of clock pulses output from the PLL 5 and the vertical synchronizing signal switching unit 3. Process.
종래의 기술에 따른 평판 디스플레이 시스템의 동기신호 처리장치는 다음과 같은 문제점이 있다.The synchronization signal processing apparatus of the flat panel display system according to the prior art has the following problems.
첫째, 수평동기신호와 수직동기신호가 정확하게 동기되지 않으므로 화면떨림 등이 발생한다.First, since the horizontal synchronizing signal and the vertical synchronizing signal are not precisely synchronized, screen shaking occurs.
둘째, 수직동기신호의 폭이 넓어 즉, 가변폭이 좁아 출력영상의 모드변화에 폭넓게 대응하지 못한다.Second, since the vertical synchronization signal is wide, that is, the variable width is narrow, it does not respond widely to the mode change of the output image.
따라서 본 발명은 상기한 종래의 제반 문제점을 해결하기 위하여 안출한 것으로서, 수평동기신호와 수직동기신호를 정확하게 동기시키고 수직동기신호의 가변폭을 증가시킬 수 있도록 한 평판 디스플레이 시스템의 동기신호 처리장치를 제공함에 그 목적이 있다.Therefore, the present invention has been made to solve the above-mentioned problems, and the synchronization signal processing apparatus of the flat panel display system to accurately synchronize the horizontal synchronization signal and the vertical synchronization signal and increase the variable width of the vertical synchronization signal. The purpose is to provide.
도 1은 종래의 기술에 따른 평판 디스플레이 시스템의 동기신호 처리장치의 구성을 나타낸 블록도1 is a block diagram showing a configuration of a synchronization signal processing apparatus of a flat panel display system according to the related art.
도 2는 도 1 각부의 출력파형을 나타낸 타이밍도2 is a timing diagram illustrating output waveforms of respective parts of FIG. 1;
도 3은 본 발명에 따른 평판 디스플레이 시스템의 동기신호 처리장치의 구성을 나타낸 블록도3 is a block diagram showing a configuration of a synchronization signal processing apparatus of a flat panel display system according to the present invention.
도 4는 도 3 각부의 출력파형을 나타낸 타이밍도4 is a timing diagram illustrating output waveforms of respective parts of FIG. 3;
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
1: 동기신호 절환부 2: 수평동기신호 양극화부1: Sync signal switching unit 2: Horizontal sync signal polarization unit
3: 수직동기신호 양극화부 4: 마이컴3: vertical synchronization signal polarization unit 4: microcomputer
5: PLL 6: 영상신호 처리부5: PLL 6: Image signal processor
10: 수직동기신호 보정부 11: 제1 D플립플롭10: vertical synchronization signal correction unit 11: the first D flip-flop
12: 제2 D플립플롭 13: 엔드게이트12: 2nd D flip-flop 13: end gate
14: 제3 D플립플롭 15: 오아게이트14: 3rd D flip-flop 15: Oagate
16: 제4 D플립플롭16: 4D flip flop
본 발명은 수평동기신호 양극화부, 수직동기신호 양극화부를 구비한 플랫패널 디스플레이 시스템에서, 수평동기신호 양극화부에서 출력된 수평동기신호와 위상이 동기된 일정 클럭펄스를 발생시키는 PLL부와, 수직동기신호 양극화부에서 출력된 수직동기신호를 PLL부에서 출력된 수평동기신호와 동기시킴과 동시에 그 신호폭을 가변시키는 수직동기신호 보정부를 포함하여 구성됨을 특징으로 한다.The present invention relates to a flat panel display system having a horizontal synchronous signal polarization unit and a vertical synchronous signal polarization unit, comprising: a PLL unit for generating a predetermined clock pulse synchronized with a horizontal synchronous signal outputted from the horizontal synchronous signal polarization unit, and a vertical synchronous signal; And a vertical synchronous signal correction unit for synchronizing the vertical synchronous signal output from the signal polarization unit with the horizontal synchronous signal output from the PLL unit and varying the signal width thereof.
이하, 첨부된 도면을 참조하여 본 발명에 따른 평판 디스플레이 시스템의 동기신호 처리장치의 바람직한 일실시예를 살펴보면 다음과 같다.Hereinafter, a preferred embodiment of a synchronization signal processing apparatus of a flat panel display system according to the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명에 따른 평판 디스플레이 시스템의 동기신호 처리장치의 구성을 나타낸 블록도이고, 도 4는 도 3 각부의 출력파형을 나타낸 타이밍도이다.3 is a block diagram showing the configuration of a synchronization signal processing apparatus of a flat panel display system according to the present invention, Figure 4 is a timing diagram showing the output waveform of each part of FIG.
본 발명에 따른 평판 디스플레이 시스템의 동기신호 처리장치는 도 3에 도시된 바와 같이, 사용자의 선택에 따라 두 PC로 부터 입력되는 각각의 수평 및 수직동기신호(H-sync1,V-sync1과 H-sync2,V-sync2)중 하나를 선택하는 동기신호 절환부(1), 상기 동기신호 절환부(1)에서 출력된 수평동기신호를 양극화하는 수평동기신호 양극화부(2), 상기 동기신호 절환부(1)에서 출력된 수직동기신호를 양극화하는 수직동기신호 양극화부(3), 상기 동기신호 절환부(1)에서 출력되는 수평 및 수직동기신호에 따라 PC에서 출력되는 영상모드를 판별하는 마이컴(4), 상기 수평동기신호 양극화부(2)에서 출력된 수평동기신호를 입력받아 내부에 있는 VCO의 기준신호와의 위상차에 비례하여 신호폭이 가변되고 수평동기신호의 폴링에지에 동기된 클럭펄스형태로 변환출력하는 PLL(5), 상기 PLL(5)에서 출력된 수평동기신호와 수직동기신호 양극화부(3)에서 출력된 수직동기신호에 따라 디지털 영상데이터를 화면에 디스플레이될 수 있도록 신호처리하는 영상신호 처리부(6), 상기 수직동기신호 양극화부(3)에서 출력된 수직동기신호를 상기 PLL(5)에서 출력된 클럭펄스형태의 수평동기신호와 동기시킴과 동시에 그 신호폭을 상기 수평동기신호의 2주기에 해당하도록 변화시켜 수직동기신호 가변폭을 증가시키는 수직동기신호 보정부(10)를 포함하여 구성된다.As shown in FIG. 3, the synchronization signal processing apparatus of the flat panel display system according to the present invention includes the horizontal and vertical synchronization signals H-sync1, V-sync1 and H- which are input from two PCs according to a user's selection. a synchronization signal switching unit 1 for selecting one of sync2 and V-sync2, a horizontal synchronization signal polarizing unit 2 for polarizing the horizontal synchronization signal output from the synchronization signal switching unit 1, and the synchronization signal switching unit (1) a vertical synchronous signal polarization unit (3) for polarizing the vertical synchronous signal output from (1), a microcomputer for discriminating the video mode output from the PC according to the horizontal and vertical synchronous signals output from the synchronous signal switching unit ( 4), the clock pulse which is variable in proportion to the phase difference with the reference signal of the VCO therein and receives the horizontal synchronizing signal output from the horizontal synchronizing signal polarization unit 2 and is synchronized with the falling edge of the horizontal synchronizing signal; PLL (5) for converting output to form A video signal processor 6 for processing digital image data to be displayed on the screen according to the horizontal synchronous signal output from the PLL 5 and the vertical synchronous signal polarization unit 3, and the vertical By synchronizing the vertical synchronizing signal outputted from the synchronizing signal polarization unit 3 with the horizontal synchronizing signal of the clock pulse type outputted from the PLL 5, the signal width is changed to correspond to the two periods of the horizontal synchronizing signal. And a vertical synchronization signal correction unit 10 for increasing the vertical synchronization signal variable width.
이때 수직동기신호 보정부(10)는 상기 수직동기신호 양극화부(3)에서 출력된 수직동기신호를 상기 PLL(5)에서 출력된 클럭펄스와 동기시키는 제1 D플립플롭(11), 상기 제 1D플립플롭(11)의 출력을 상기 클럭펄스의 주기만큼 지연시킴과 동시에 반전시키는 제2 D플립플롭(12), 상기 제2 D플립플롭(12)의 반전출력과 상기 제1 D플립플롭(11)의 출력을 논리곱하는 엔드게이트(13), 상기 엔드게이트(13)의 출력을 상기 클럭펄스의 주기만큼 지연시키는 제3 D플립플롭(14), 상기 제3 D플립플롭(14)의 출력과 상기 엔드게이트(13)의 출력을 논리합하여 상기 클럭펄스의 2주기에 해당하는 신호폭으로 변환하는 오아게이트(15), 상기 오아게이트(15)의 출력을 상기 클럭펄스의 주기만큼 지연시키는 제4 D플립플롭(16)으로 구성된다.In this case, the vertical synchronous signal correcting unit 10 synchronizes the vertical synchronous signal output from the vertical synchronous signal polarization unit 3 with the clock pulse output from the PLL 5 and the first D flip-flop 11. The second D flip-flop 12 and the inverted output of the second D flip-flop 12 and the first D flip-flop 12 which delay and simultaneously invert the output of the 1D flip-flop 11 by the period of the clock pulse. An end gate 13 logically multiplying the output of 11), a third D flip-flop 14 delaying the output of the end gate 13 by a period of the clock pulse, and an output of the third D flip flop 14 And an OR gate 15 for converting the output of the end gate 13 into a signal width corresponding to two periods of the clock pulse, and delaying the output of the o gate 15 by the period of the clock pulse. It consists of a 4D flip flop 16.
이와 같이 구성된 본 발명에 따른 평판 디스플레이 시스템의 동기신호 처리장치의 동기신호 처리동작을 도 4를 참조하여 설명하면 다음과 같다.The synchronization signal processing operation of the synchronization signal processing apparatus of the flat panel display system according to the present invention configured as described above will be described with reference to FIG.
먼저, 제1 및 제2 PC가 평판 디스플레이 시스템에 연결된 상태에서 사용자가 제1 PC의 데이터를 화면상에 디스플레이하고자 선택스위치를 조작하여 제1 PC를 선택한 경우 그에 따른 신호가 마이컴(4)에 입력된다.First, when a user selects a first PC by operating a selector switch to display data of the first PC on a screen while the first and second PCs are connected to a flat panel display system, a signal corresponding thereto is input to the microcomputer 4. do.
이어서 마이컴(4)은 '하이'레벨신호를 동기신호 절환부(1)에 입력시키고 그에 따라 동기신호 절환부(1)는 제1 PC에서 출력되는 수평 및 수직동기신호(H-sync1,V-sync1)를 선택출력한다.Subsequently, the microcomputer 4 inputs the 'high' level signal to the synchronization signal switching unit 1, and thus the synchronization signal switching unit 1 outputs the horizontal and vertical synchronization signals H-sync1 and V- output from the first PC. Selective output of sync1).
그리고 상기 동기신호 절환부(1)에서 출력된 수평 및 수직동기신호는 각각 수평동기신호 절환부(2) 및 수직동기신호 절환부(3)에서 양극화된다.The horizontal and vertical synchronous signals output from the synchronous signal switching unit 1 are polarized by the horizontal synchronous signal switching unit 2 and the vertical synchronous signal switching unit 3, respectively.
이어서 양극화된 수평동기신호는 PLL(5)에 입력되어 도 4의 (C)와 같이, 신호폭이 가변된 클럭펄스형태로 변환되어 수직동기신호 양극화부(3)에서 출력된 수직동기신호와 함께 수직동기신호 보정부(10)로 입력된다.Subsequently, the polarized horizontal synchronous signal is input to the PLL 5 and converted into a clock pulse having a variable signal width, as shown in FIG. 4C, together with the vertical synchronous signal output from the vertical synchronous signal polarization unit 3. It is input to the vertical synchronous signal corrector 10.
그리고 수직동기신호 보정부(10)는 상기 수직동기신호를 수평동기신호와 동기시킴과 동시에 수평동기신호 2주기에 해당하는 신호폭으로 가변시키는데, 그 세부동작은 다음과 같다.The vertical synchronizing signal correction unit 10 synchronizes the vertical synchronizing signal with the horizontal synchronizing signal and simultaneously changes the signal to a signal width corresponding to two periods of the horizontal synchronizing signal.
먼저, 제1 D플립플롭(11)은 상기 PLL(5)에서 출력된 수평동기신호를 동작클럭으로 입력받아 도 4의 (a)와 같이, 상기 수직동기신호를 수평동기신호와 동기시킨다.First, the first D flip-flop 11 receives the horizontal synchronous signal output from the PLL 5 as an operation clock and synchronizes the vertical synchronous signal with the horizontal synchronous signal as shown in FIG.
이어서 제2 D플립플롭(12)은 수평동기신호를 동작클럭으로 입력받아 도 4의 (b)와 같이, 상기 제1 D플립플롭(11)의 출력을 수평동기신호의 주기만큼 지연시킴과 동시에 반전시킨다.Subsequently, the second D flip-flop 12 receives the horizontal synchronous signal as an operation clock and delays the output of the first D flip-flop 11 by the period of the horizontal synchronous signal as shown in FIG. Invert
그리고 엔드게이트(13)는 도 4의 (c)와 같이 상기 제1 D플립플롭(11)의 출력과 제2 D플립플롭(12)의 출력을 논리곱한다.The end gate 13 logically multiplies the output of the first D flip-flop 11 and the output of the second D flip-flop 12 as shown in FIG.
이어서 제3 D플립플롭(14)은 수평동기신호를 동작클럭으로 입력받아 도 4의 (d)와 같이 상기 엔드게이트(13)의 출력을 수평동기신호의 주기만큼 지연시킨다.Subsequently, the third D flip-flop 14 receives the horizontal synchronous signal as the operation clock and delays the output of the end gate 13 by the period of the horizontal synchronous signal as shown in FIG.
그리고 오아게이트(15)는 도 4의 (e)와 같이 상기 제3 D플립플롭(14)의 출력과 엔드게이트(13)의 출력을 논리합한다.The OR gate 15 logically combines the output of the third D flip-flop 14 and the output of the end gate 13 as shown in FIG. 4E.
따라서 수직동기신호는 수평동기신호의 2주기에 해당하는 신호폭을 갖게된다.Therefore, the vertical synchronization signal has a signal width corresponding to two periods of the horizontal synchronization signal.
이어서 제4 D플립플롭(16)은 수평동기신호를 동작클럭으로 입력받아 도 4의 (f)와 같이, 상기 오아게이트(15)의 출력을 수평동기신호의 주기만큼 지연시킴으로서 수직동기신호가 수평동기신호와 동기됨과 동시에 수평동기신호 2주기에 해당하는 신호폭으로 가변된다.Subsequently, the fourth D flip-flop 16 receives the horizontal synchronous signal as an operation clock and delays the output of the oragate 15 by the period of the horizontal synchronous signal as shown in FIG. At the same time as the synchronous signal, it is changed to a signal width corresponding to two periods of the horizontal synchronous signal.
상기와 같이, 동기 및 신호폭 가변된 수직동기신호는 수평동기신호와 함께 영상신호 처리부(6)에 입력된다.As described above, the vertical synchronization signal having the synchronization and signal widths is input to the image signal processor 6 together with the horizontal synchronization signal.
이어서 영상신호 처리부(6)는 상기 PLL(5)에서 출력된 수평동기신호 및 수직동기신호 보정부(10)에서 출력된 수직동기신호에 따라 영상신호를 화면상에 디스플레이될 수 있도록 디지털 신호처리한다.Subsequently, the image signal processor 6 digitally processes the image signal to be displayed on the screen according to the horizontal synchronous signal output from the PLL 5 and the vertical synchronous signal output from the vertical synchronous signal corrector 10. .
본 발명에 따른 평판 디스플레이 시스템의 동기신호 처리장치는 다음과 같은 효과가 있다.The synchronization signal processing apparatus of the flat panel display system according to the present invention has the following effects.
첫째, 수평동기신호와 수직동기신호가 서로 정확하게 동기되므로 화면떨림 등의 화질저하요소가 제거되어 화질개선효과를 기대할 수 있다.First, since the horizontal synchronizing signal and the vertical synchronizing signal are precisely synchronized with each other, image deterioration factors such as screen shaking are eliminated, and thus the image quality improvement effect can be expected.
둘째, 수직동기신호의 가변폭이 증가되어 출력영상의 디스플레이모드의 변화에 능동적으로 대응할 수 있으므로 디스플레이분야에 광범위하게 응용할 수 있다.Second, since the variable width of the vertical synchronization signal is increased, it can actively respond to the change of the display mode of the output image, and thus can be widely applied to the display field.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091230 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |