KR100290677B1

KR100290677B1 - Automatic restart apparatus of fifo(first input first output) device

Info

Publication number: KR100290677B1
Application number: KR1019980005775A
Authority: KR
Inventors: 김영관
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-02-24
Filing date: 1998-02-24
Publication date: 2001-07-12
Also published as: KR19990070748A

Abstract

PURPOSE: An automatic restart device for a FIFO device is provided to optimize data transmission efficiency by providing a reset pulse in real time in a transmission device without using a processor for performing a stable operation of a FIFO. CONSTITUTION: A transmission FIFO state sensing unit(110) generates an empty and full detecting signal of a transmission FIFO in case that an empty or full signal outputted from the transmission FIFO is received. A receipt FIFO state sensing unit(120) generates an empty and full state signal of a receipt FIFO in case that an empty and full signal outputted from the receipt FIFO is received. A reset pulse generating unit(130) generates a transmission FIFO reset signal in case that the empty and full state detecting signal of the transmission FIFO is received from the transmission FIFO state sensing unit(110). The reset pulse generating unit(130) generates a receipt FIFO reset signal in case that the empty and full state detecting signal of the receipt FIFO is received from the receipt FIFO state sensing unit(120). A reset pulse output unit(140) provides the transmission FIFO reset pulse received from the reset pulse generating unit(130) to the transmission FIFO and resets the transmission FIFO. The reset pulse output unit(140) provides the receipt FIFO reset pulse received from the reset pulse generating unit(130) to the receipt FIFO and resets the receipt FIFO.

Description

AUTOMATIC RESTART APPARATUS OF FIFO (FIRST INPUT FIRST OUTPUT) DEVICE}

본 발명은 전송장치의 데이터 입/출력시 사용하는 FIFO(First Input First Output)의 자동 RESTART 장치에 관한 것으로, 특히 프로세서(PROCESSOR)를 사용하지 않는 FIFO 자동 RESTART 장치에 관한 것이다.The present invention relates to an automatic restart device of a first input first output (FIFO) used for data input / output of a transmission device, and more particularly, to a FIFO automatic restart device that does not use a processor.

종래의 전송장치에서 FIFO 디바이스의 리셋을 위한 장치를 도 1 및 도 2에도시하였다. 먼저 도 1을 통해 종래 FIFO 디바이스 리셋장치를 설명한다. 도 1은 종래 프로세서를 이용한 FIFO 디바이스 리셋을 위한 장치의 구성도이다.1 and 2 show an apparatus for resetting a FIFO device in a conventional transmitter. First, a conventional FIFO device reset apparatus will be described with reference to FIG. 1. 1 is a block diagram of an apparatus for resetting a FIFO device using a conventional processor.

데이터의 리드(READ) 및 라이트(WRITE) 시 FIFO의 TX FIFO(10)와 RX FIFO(20)에서 EF(Empty) 및 FF(Full)가 발생하면 해당 프로세서(40)가 입/출력(I/O) 버퍼(30)를 통해 상태(STATE)를 리드하여 FIFO를 리셋(RESET)시켜 정상적인 동작이 이루어지도록 한다. 여기서 EF(Empty)란 FIFO에 데이터를 입력하는 것보다 출력하는 것이 빠를 때 ACTIVE LOW로 되는 신호이며, 상기 FF(Full)란 FIFO에 데이터를 입력하는 것보다 출력하는 것이 느릴 때 ACTIVE LOW로 되는 신호로 정의한다.When EF (Empty) and FF (Full) occur in TX FIFO (10) and RX FIFO (20) of FIFO during READ and WRITE of data, the corresponding processor 40 input / output (I / O) A status is read through the buffer 30 to reset the FIFO so that normal operation is performed. Here, EF (Empty) is a signal that becomes ACTIVE LOW when outputting is faster than inputting data to the FIFO, and FF (Full) is a signal that becomes ACTIVE LOW when outputting is slower than inputting data to the FIFO. It is defined as

종래의 다른 FIFO 리셋장치를 도 2를 통해 설명한다. 도 2는 종래 주프로세서(Main Processor)를 이용한 FIFO 디바이스 리셋을 위한 장치의 구성도이다.Another conventional FIFO reset device is described with reference to FIG. 2 is a block diagram of an apparatus for resetting a FIFO device using a conventional main processor.

TX FIFO(50)와 RX FIFO(60)에서는 데이터를 리드 및 라이트할 때 FIFO의 Depth를 안정된 상태로 만든 뒤 동작하게 하고, 상기 FIFO의 리드 및 라이트의 클럭변화로 인하여 EF(Empty) 및 FF(Full)가 발생하면 주프로세서(70)는 해당 FIFO를 리셋(RESET)시켜 정상적인 동작이 이루어지도록 한다.In the TX FIFO 50 and the RX FIFO 60, when the data is read and written, the Depth of the FIFO is made stable and then operated.The EF (Empty) and FF ( Full) occurs, the main processor 70 resets the FIFO to allow normal operation.

하지만 종래 FIFO(First Input First Output)의 리셋장치는 FIFO의 데이터 리드(READ) 및 라이트(WRITE)시 안정적인 동작을 위하여 반드시 프로세서를 사용해야만 가능하였던 문제점이 있었다.However, the conventional first input first output (FIFO) reset device has a problem that the processor must be used for stable operation during data read and write of the FIFO.

또한, 종래 프로세서를 이용한 FIFO(First Input First Output)의 리셋장치는 FIFO가 Empty 및 Full일 때 프로세서가 리셋 펄스를 인가할 때 데이터에 전송장애가 발생하면 데이터의 에러가 발생하는 문제가 있었다.In addition, a reset device of a first input first output (FIFO) using a conventional processor has a problem in that an error in data occurs when a transmission failure occurs in the data when the processor applies a reset pulse when the FIFO is empty and full.

따라서 본 발명의 목적은 전송장치에서 프로세서를 사용하지 않고 FIFO의 안정적인 동작을 수행하도록 실시간으로 리셋 펄스를 인가하여 항상 데이터가 에러-프리 상태로 전송 가능하도록 하는 FIFO(First Input First Output)의 자동 RESTART 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an automatic RESTART of FIFO (First Input First Output) which always transmits an error-free state by applying a reset pulse in real time to perform stable operation of the FIFO without using a processor in the transmitter. In providing a device.

상기 목적을 달성하기 위해 본 발명은 FIFO 디바이스의 자동 리스타트 장치에 있어서, FIFO에서 발생되는 펄스를 감지하여 Empty 상태 및 Full 상태 발생시 Empty 및 Full 감지신호를 리셋 펄스 발생부로 인가하는 송신 및 수신 Empty Full 상태감지부와, 상기 송신 및 수신 Empty Full 상태감지부로부터 상기 Empty 및 Full 감지신호 입력시 리셋 펄스를 발생시켜 리셋 펄스 출력부로 인가하는 리셋 펄스 발생부와, 상기 리셋 펄스 발생부로부터 리셋 펄스 입력시 리셋 펄스를 FIFO로 인가하여 FIFO를 리스타트시키는 리셋 펄스 출력부로 구성됨을 특징으로 한다.In order to achieve the above object, the present invention provides an automatic restart apparatus for a FIFO device, which detects a pulse generated from a FIFO and transmits and receives an empty and full detection signal to a reset pulse generator when an empty state and a full state occur. A state sensing unit, a reset pulse generator for generating a reset pulse upon input of the empty and full sensing signals from the transmitting and receiving empty full state sensing unit, and applying the reset pulse to a reset pulse output unit; and a reset pulse input unit from the reset pulse generating unit And a reset pulse output unit for applying the reset pulse to the FIFO to restart the FIFO.

도 1은 종래 프로세서를 이용한 FIFO 디바이스 리셋을 위한 장치의 구성도,1 is a block diagram of an apparatus for resetting a FIFO device using a conventional processor;

도 2는 종래 주프로세서를 이용한 FIFO 디바이스 리셋을 위한 장치의 구성도,2 is a block diagram of an apparatus for resetting a FIFO device using a conventional main processor;

도 3은 본 발명에 따른 FIFO 디바이스 자동 리스타트 장치의 구성도,3 is a block diagram of a FIFO device automatic restart device according to the present invention,

도 4는 본 발명의 일 실시 예에 따른 FIFO 디바이스 자동 리스타트 장치의 회로 구성도.4 is a circuit diagram illustrating a FIFO device automatic restart apparatus according to an embodiment of the present invention.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 하기의 설명에서 구체적인 처리 흐름과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. Many specific details, such as specific process flows, are set forth in the following description to provide a more general understanding of the invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. Detailed descriptions of well-known functions and configurations that are determined to unnecessarily obscure the subject matter of the present invention will be omitted.

본 발명에 따른 FIFO 디바이스 RESTART 장치를 도 3 및 도 4를 통해 상세히 설명한다. 도 3은 본 발명에 따른 FIFO 디바이스 자동 리스타트 장치의 구성도로서,The FIFO device RESTART apparatus according to the present invention will be described in detail with reference to FIGS. 3 and 4. 3 is a block diagram of a FIFO device automatic restart device according to the present invention,

송신 및 수신 엠프티 풀(TX/RX EF, FF) 상태감지부 110, 120은 FIFO에서 발생되는 펄스(Pulse)를 감지하여 Empty(엠프티) 상태 및 Full(풀) 상태 발생 시 상기 엠프티 및 풀 감지신호를 리셋 펄스 발생부 130으로 인가한다.Transmit and Receive Empty Pool (TX / RX EF, FF) State Detectors 110 and 120 detect the pulses generated from FIFO to detect the Empty and Full conditions. The pull detection signal is applied to the reset pulse generator 130.

리셋 펄스 발생부 130은 상기 송신 및 수신 엠프티 풀 상태 감지부 110, 120으로부터 상기 엠프티 및 풀 감지신호 입력 시 리셋 펄스를 발생시켜 리셋 펄스 출력부 140으로 인가한다.The reset pulse generator 130 generates a reset pulse when the empty and pull detection signals are input from the transmitting and receiving empty full state detection units 110 and 120 and applies the reset pulse to the reset pulse output unit 140.

리셋 펄스 출력부 140은 상기 리셋 펄스 발생부 130에서 발생된 리셋 펄스를 입력받아 리셋 펄스를 FIFO로 자동으로 인가하여 상기 FIFO를 자동으로 리스타트 시킨다.The reset pulse output unit 140 receives the reset pulse generated by the reset pulse generator 130 and automatically applies a reset pulse to the FIFO to automatically restart the FIFO.

이렇게 함으로써 시스템에서 FIFO에 입출력되는 클럭의 변화로 인한 EF, FF가 발생되더라도 실시간으로 리셋 펄스가 상기 FIFO에 인가되어 에러-프리(ERROR-FREE) 상태가 된다.In this way, even if EF or FF is generated due to a change in the clock input / output to the FIFO, a reset pulse is applied to the FIFO in real time, thereby providing an error-free state.

상기 FIFO 디바이스의 자동 리스타트 장치는 도 4의 회로 구성도와 같이 구현 가능하다. 도 4의 회로도에서 LIVEORI는 현재의 ACTIVE 정보이며, ACTIVE된 상태 즉, ACTIVE가 HIGH이면 TXCLK은 TX DATA를 출력하는 CLOCK이다. 또한 RXCLK은ACTIVE된 상태가 되면 RX DATA를 출력하는 CLOCK이다.The automatic restart device of the FIFO device can be implemented as shown in the circuit diagram of FIG. 4. In the circuit diagram of FIG. 4, LIVEORI is current ACTIVE information, and when ACTIVE, that is, ACTIVE is HIGH, TXCLK is a clock that outputs TX DATA. In addition, RXCLK is a CLOCK that outputs RX DATA when it becomes active.

본 발명에 따른 FIFO 디바이스 자동 리스타트 장치는 Empty 나 Full 신호 발생을 감시하여 상기 Empty 나 Full 신호 발생 시 FIFO를 자동으로 리스타트 시키는 장치이다. 상기 Empty 나 Full 신호 발생 시 리셋 펄스 출력부 140의 출력신호인 TX CNTL 신호나 RX CNTL 신호는 ACTIVE LOW로 되어 FIFO가 최적의 상태, 즉 FIFO의 용량이 1/2 채워졌을 때 데이터를 출력하기 시작한다.The automatic restart device of the FIFO device according to the present invention is a device for automatically restarting the FIFO when the empty or full signal is generated by monitoring the empty or full signal generation. When the Empty or Full signal is generated, the TX CNTL signal or the RX CNTL signal, which is the output signal of the reset pulse output unit 140, becomes ACTIVE LOW and starts outputting data when the FIFO is in an optimal state, that is, when the capacity of the FIFO is 1/2 full. do.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

상술한 바와 같이 본 발명은 전송장치에서 프로세서를 사용하지 않고 FIFO의 안정적인 동작을 하도록 실시간으로 리셋 펄스를 인가하여 주므로써 항상 데이터를 에러가 없는 상태로 전송하여 데이터 전송효율을 극대화하는 이점이 있다.As described above, the present invention has an advantage of maximizing data transmission efficiency by always transmitting data in an error-free state by applying a reset pulse in real time to perform stable operation of the FIFO without using a processor in the transmission apparatus.

Claims

In the automatic restart device of the target device,

A transmission packet condition detection unit for generating an empty and full state detection signal of the transmission packet when an empty or pull signal output from the transmission packet is received;

A reception packet state detection unit for generating an empty and full state detection signal of the reception packet when an empty or full signal output from the reception packet is received;

A transmission packet reset pulse generator for generating the transmission packet reset signal when receiving the empty and full state detection signals of the transmission packet from the transmission packet state detecting unit;

A reception packo reset pulse generator for generating the reception packo reset signal when receiving the empty and full state detection signals of the reception packo from the reception packo state detection unit;

A transmission packet reset pulse output unit for applying the transmission packet reset pulse received from the transmission packet reset pulse generator to the transmission packet to reset the transmission packet;

And a reception packet reset pulse output unit configured to reset the reception packet by applying a reception packet reset pulse received from the reception packet reset pulse generator to the reception packet.