JPS6040749B2 - serial transmission device - Google Patents

serial transmission device

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JPS6040749B2
JPS6040749B2 JP52125686A JP12568677A JPS6040749B2 JP S6040749 B2 JPS6040749 B2 JP S6040749B2 JP 52125686 A JP52125686 A JP 52125686A JP 12568677 A JP12568677 A JP 12568677A JP S6040749 B2 JPS6040749 B2 JP S6040749B2
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JP
Japan
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data
transmission device
clock
circuit
processing time
Prior art date
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JP52125686A
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Japanese (ja)
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JPS5459804A (en
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孝 桧山
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS6040749B2 publication Critical patent/JPS6040749B2/en
Expired legal-status Critical Current

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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter

Description

【発明の詳細な説明】 本発明は、受信側から送信側にクロックを供給するよう
にしたシリアル伝送装置に係り、特に受信データの処理
時間に大きなばらつきがある場合に好適なシリアル伝送
装置に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a serial transmission device that supplies a clock from a receiving side to a transmitting side, and particularly relates to a serial transmission device suitable for cases where there are large variations in the processing time of received data.

第1図は、従釆のシリアル伝送装置の例を示す図である
FIG. 1 is a diagram showing an example of a subordinate serial transmission device.

第1図において、装置1が送信側、装置2が受信側とす
ると(本発明はこの方向の伝送に係る)、送信側1では
、まずパラレルデータライン91から送るべきデータが
送信データ記憶回路11に取り込まれる。次に受信側2
のクロック発生回路5で作られ、クロックラィン104
を通して送られてくるクロック信号により、取り込んだ
データは並列直列変換回路21でシリアルデータに変換
され、送信データライン102を通して送出される。受
信側2では、送られてきたシリアルデータがクロック発
生回路5で作られたクロック信号によって直列並列変換
回路32に取り込まれ、1文字分のビット数が入り終っ
たところで、パラレルデータとして受信データ記憶回路
42に移され、ここからパラレルデータライン92を通
して処理装置等に転送される。なお、装置2から装置1
へデータをシリアル伝送する場合は、データライン92
、記憶回路12、並列直列変換回路22、データライン
103、直列並列変換回路31、受信データ記憶回路4
1、データライン91の順にデータが送られる。
In FIG. 1, if device 1 is on the transmitting side and device 2 is on the receiving side (the present invention relates to transmission in this direction), then on the transmitting side 1, data to be sent from the parallel data line 91 is first sent to the transmission data storage circuit 11. be taken in. Next, receiving side 2
The clock line 104 is generated by the clock generation circuit 5 of
The captured data is converted into serial data by the parallel-to-serial conversion circuit 21 in response to a clock signal sent through the parallel serial conversion circuit 21, and is sent out through the transmission data line 102. On the receiving side 2, the sent serial data is taken into the serial/parallel conversion circuit 32 by the clock signal generated by the clock generation circuit 5, and when the number of bits for one character has been input, the received data is stored as parallel data. The data is transferred to a circuit 42, from where it is transferred to a processing device or the like via a parallel data line 92. In addition, from device 2 to device 1
When serially transmitting data to
, storage circuit 12, parallel-to-serial conversion circuit 22, data line 103, serial-to-parallel conversion circuit 31, received data storage circuit 4
1. Data is sent in the order of data line 91.

ところで、伝送するデータ量が増大し、これを短時間で
送ろうとすると、クロックを高速にしなければならない
By the way, if the amount of data to be transmitted increases and the data is to be sent in a short time, the clock must be made faster.

しかし、データの中に処理に長時間を要するものが含ま
れていた場合、データ処理のために次のデータを取り込
めなくなり、送られてくるデータを失うことがある。こ
の対策としては次の4つの方法が考えられる。{1}
1つのデータの最大処理時間内に次のデータが1つだけ
送られるように、クロックの送度を遅くする。
However, if the data contains data that requires a long time to process, the next data cannot be retrieved for data processing, and the sent data may be lost. The following four methods can be considered as countermeasures against this problem. {1}
The clock rate is slowed down so that only one piece of next data is sent within the maximum processing time for one piece of data.

‘21 1つのデータの最大処理時間内に送られてくる
データを全て貯えておけるバッファメモリを備える。{
3} データの処理中は、次のデータが送り出されない
ようにクロツクを止める。
'21 Equipped with a buffer memory that can store all the data sent within the maximum processing time for one data. {
3} While data is being processed, stop the clock to prevent the next data from being sent.

{4’データの処理中を示す信号を送信側に送り、この
信号により送信側でデータの送出を止める。
{4' A signal indicating that data is being processed is sent to the sending side, and this signal causes the sending side to stop sending the data.

しかし、これらの方法には次にのべるような欠点がある
However, these methods have the following drawbacks.

まず【1’の方法では、データの伝送速度を下げること
になり、高速でデータを送ろうとする目的に反する。‘
2}の方法では、伝送速度が速くなるに従って一時記憶
すべきデータ量が増大し、常時大きなバッファを設けて
これを管理する必要があるが、処理時間の長いデータが
たまにしか送られないようなときには、極めて無駄の多
いシステムになってしまう。例えば、伝送速度50キロ
ボー、1データの最大処理時間を100ミリ秒とすると
、5キロビットのバッファメモリを必要とする。{3’
および(4}の方法は、送信側のデータ送出を受信側で
制御するという点では同じである。
First, method [1'] lowers the data transmission speed, which defeats the purpose of transmitting data at high speed. '
In method 2, the amount of data to be temporarily stored increases as the transmission speed increases, and it is necessary to constantly provide a large buffer to manage this. Sometimes this results in a very wasteful system. For example, if the transmission rate is 50 kilobaud and the maximum processing time for one data is 100 milliseconds, a buffer memory of 5 kilobits is required. {3'
Methods (4) and (4) are the same in that the data transmission on the transmitting side is controlled on the receiving side.

このうち、脚の方法は、第2図に示すように、クロック
信号を外部に出すところにゲート回路を設け、処理装置
から送られてくるクロック制御信号101により、クロ
ック信号を送信側に送らないようにするものである。{
4}の方法では、送信側にこのような制御回路を設けた
と考えればよい。これらの方法の問題点としては、脚の
場合、通常クロック信号が落ちたことで検出されるとこ
ろの、相手側の装置の故障や回線の異常との区別がつか
ず、異常検出機能が使用不能となることであり、‘4ー
の場合は、送信側と受信側との間にケーブルを1本追加
しなければならないことである。さらに、これらの方法
には、送信側のデータ送出を止めるタイミングの問題が
ある。すなわち、‘3lの方法では、データ送出途中で
クロツクを止めることはできないので、データとデータ
の間に、クロツクが止められて次のデータの送出を止め
るに十分な時間的間隔をとる必要がある。これは全体の
伝送速度の低下につながり、また伝送距離により、信号
の伝送遅れ時間が異なり、これを考慮するため制御回路
が複雑になる。{4}の方法でも同様な問題がある。本
発明の目的は、上記した従来技術の欠点をなくし、長い
処理時間を必要とするデータがあっても伝送データの消
失を生じることなく、全体としての伝送速度を高速に保
ちうるような、簡単な回路構成のシリアル伝送装置を提
供するにある。
As shown in Figure 2, the second method is to provide a gate circuit where the clock signal is sent to the outside, and prevent the clock signal from being sent to the transmitting side based on the clock control signal 101 sent from the processing device. It is intended to do so. {
In method 4}, it is sufficient to consider that such a control circuit is provided on the transmitting side. The problem with these methods is that in the case of a leg, it is impossible to distinguish between a malfunction in the other party's equipment or an abnormality in the line, which is usually detected when the clock signal drops, and the abnormality detection function cannot be used. In the case of '4-, one cable must be added between the sending side and the receiving side. Furthermore, these methods have the problem of timing when the transmitter stops sending data. In other words, in the '3l method, it is not possible to stop the clock in the middle of data transmission, so it is necessary to provide a sufficient time interval between data to stop the clock and stop the transmission of the next data. . This leads to a reduction in the overall transmission speed, and the signal transmission delay time varies depending on the transmission distance, and the control circuit becomes complicated to take this into account. The method {4} also has a similar problem. An object of the present invention is to eliminate the drawbacks of the prior art described above, and to provide a simple method that can maintain a high overall transmission speed without causing loss of transmitted data even if there is data that requires a long processing time. The object of the present invention is to provide a serial transmission device with a circuit configuration.

上記の目的を達成するために、本発明においては、受信
側にて、受信データの所要処理時間を判定し、その結果
に応じて、受信データの処理時間中に、続くデータが2
個あるいはそれ以上は送信されないように送信側へ送る
クロツクの速度を変化させるようにしたことを特徴とし
ている。以下、本発明の詳細を実施例により説明する。
第3図は本発明の一実施例を示す図である。第3図にお
いては、従釆のクロック発生回路5の他に、これより遅
いクロツクを作るための分周回路6、分周されたクロッ
クを選択するための選択回路7、および選択回路7を制
御する信号を作り出すために、受信データを監視するデ
コード回路8が付加されている。今、通常のデータ伝送
速度を50キロボー、1データを11ビットとすると、
1デー外こ許される処理時間は約220マイクロ秒とな
り、これより大きい処理時間を要するデ−夕を受信した
ときには、次のデータを遅らせる必要がある。
In order to achieve the above object, in the present invention, the receiving side determines the required processing time of the received data, and depending on the result, the following data is
This feature is characterized in that the speed of the clock sent to the transmitting side is varied so that one or more clocks are not transmitted. Hereinafter, the details of the present invention will be explained with reference to Examples.
FIG. 3 is a diagram showing an embodiment of the present invention. In FIG. 3, in addition to the subordinate clock generation circuit 5, a frequency dividing circuit 6 for generating a slower clock, a selection circuit 7 for selecting the divided clock, and a selection circuit 7 are controlled. A decoding circuit 8 is added which monitors the received data in order to produce a signal that reflects the received data. Now, assuming that the normal data transmission speed is 50 kilobaud and 1 data is 11 bits,
The processing time allowed for one data is approximately 220 microseconds, and when data requiring a longer processing time is received, it is necessary to delay the next data.

そのような大きい処理時間を要するデータとして、処理
時間が1ミリ秒かかるもの(データ1)と100ミリ秒
かかるもの(データ2)があるとする。そうすると、こ
れらのデータ処理中に1つデータのみしか送られてこな
いような伝送速度は、データ1では11キロボー以下、
データ2では110ボー以下となる。そこで、第3図の
クロック制御部分をより詳しく示した第4図では、選択
回路7の入力1は50キロボー、入力2は9,600ボ
ー入力3は110ボ−となるように分周回路6が設けら
れている。受信したデータは、処理装置に送られると同
時にデコード回路8に入力される。この受信データが通
常のデータのときはデコード回路8の出力1,2はとも
に0で、選択回路7はその入力1の50キロボーを選択
する。デコード回路8で先のデーターが検出されると、
デコード回路8の出力は01となって、選択回路7は入
力2を選び、9,600ボーのクロツク信号が選ばれて
出力される。またデータ2が検出されたときはクロック
信号は110ボーとなる。このように、処理時間の長い
データが検出されると、直ちにクロックの速度を落して
、つづいて送られてくるデータの速度を9,600ポー
または110ボーとすれば、1つのデータが送られてい
る間に前のデータの処理を十分完了することが可能であ
る。この方法によれば、クロックが遅くなっても、1ビ
ットの長さが長くなるだけであるから、切換えは送出デ
ータの途中からでも問題なく、送受信間のタイミングの
問題は発生しない。
Assume that data that require such a long processing time include data that requires 1 millisecond to process (data 1) and data that requires 100 milliseconds to process (data 2). Then, the transmission speed when only one data is sent during data processing is 11 kilobaud or less for data 1,
Data 2 is 110 baud or less. Therefore, in FIG. 4, which shows the clock control part of FIG. 3 in more detail, the frequency dividing circuit 6 sets the input 1 of the selection circuit 7 to 50 kilobaud, the input 2 to 9,600 baud, and the input 3 to 110 baud. is provided. The received data is input to the decoding circuit 8 at the same time as being sent to the processing device. When the received data is normal data, outputs 1 and 2 of the decoding circuit 8 are both 0, and the selection circuit 7 selects the input 1 of 50 kilobaud. When the previous data is detected by the decoding circuit 8,
The output of the decoding circuit 8 becomes 01, the selection circuit 7 selects the input 2, and the 9,600 baud clock signal is selected and output. Further, when data 2 is detected, the clock signal becomes 110 baud. In this way, when data that requires a long processing time is detected, the clock speed is immediately reduced, and if the speed of the subsequent data is set to 9,600 po or 110 baud, one piece of data will be sent. It is possible to fully complete the processing of the previous data during this time. According to this method, even if the clock becomes slower, the length of one bit only becomes longer, so there is no problem in switching even from the middle of the transmitted data, and there is no problem with the timing between transmission and reception.

さらに送出されるデータ間に余分な待時間が入らず、受
信側の受信能力の最大限まで伝送速度を早めることがで
きる。なお、第3図の実施例においては、受信データの
監視をデコード回路により行なっているが、これを処理
装置のソフトウェアにより行ない、デコード回路を省い
てもよい。
Furthermore, there is no extra waiting time between transmitted data, and the transmission speed can be increased to the maximum reception capability of the receiving side. In the embodiment shown in FIG. 3, the received data is monitored by the decoding circuit, but this may be done by the software of the processing device and the decoding circuit may be omitted.

以上の説明から明らかなように、本発明によれば、比較
的簡単な回路を付加することにより、処理時間の異なる
データを効率よく確実に伝送することが可能となる。
As is clear from the above description, according to the present invention, by adding a relatively simple circuit, it is possible to efficiently and reliably transmit data that requires different processing times.

【図面の簡単な説明】 第1図は従来のシリアル伝送装置の構成例を示す図、第
2図は従来のクロック制御方式を示す図、第3図は本発
明の一実施例を示す図、第4図は本発明の特徴とするク
。 ック制御部の説明図である。1・・・・・・送信側、2
・・・・・・受信側、5・・・・・・クロツク発生回路
、6・…・・分周回路、7・…・・選択回路、8…・・
・デコード回路。 多!図 茶2図 兼3図 ※ム図
[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a diagram showing an example of the configuration of a conventional serial transmission device, FIG. 2 is a diagram showing a conventional clock control method, and FIG. 3 is a diagram showing an embodiment of the present invention. FIG. 4 shows the characteristics of the present invention. FIG. 1... Sending side, 2
...Receiving side, 5...Clock generation circuit, 6...Divide circuit, 7...Selection circuit, 8...
・Decoding circuit. Many! Diagram 2 and 3 *mu diagram

Claims (1)

【特許請求の範囲】[Claims] 1 受信側から送信側に供給される所定速度のクロツク
信号によつて上記送信側から上記受信側へデータをシリ
アルに伝送するようにしたシリアル伝送装置において、
上記受信側で受信されたデータが該受信側で処理される
に要する処理時間を判定手段を備えるとともに、該判定
手段の判定結果に基き、受信データが上記処理時間内で
処理されるものであれば上記所定速度と同一のクロツク
信号を送信側に供給し、受信データが上記処理時間内で
処理されるのでなければ、上記所定速度より遅い速度の
クロツク信号を送信側に供給するクロツク制御手段を備
え、受信データ処理時間内に続くデータが上記送信側か
ら送出されることを制御することを特徴とするシリアル
伝送装置。
1. A serial transmission device configured to serially transmit data from the transmitting side to the receiving side using a clock signal at a predetermined speed supplied from the receiving side to the transmitting side,
The apparatus further comprises a means for determining the processing time required for the data received by the receiving side to be processed by the receiving side, and based on the determination result of the determining means, whether the received data is processed within the processing time. For example, the clock control means supplies a clock signal at the same speed as the predetermined speed to the transmitting side, and supplies a clock signal at a speed slower than the predetermined speed to the transmitting side unless the received data is processed within the processing time. What is claimed is: 1. A serial transmission device comprising: a serial transmission device comprising: a serial transmission device; and controlling that data that continues within a received data processing time is transmitted from the transmitting side.
JP52125686A 1977-10-21 1977-10-21 serial transmission device Expired JPS6040749B2 (en)

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JPS5459804A JPS5459804A (en) 1979-05-14
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Publication number Priority date Publication date Assignee Title
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JPS5459804A (en) 1979-05-14

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