KR100290484B1 - 반도체 소자의 전하저장 전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전하저장 전극 형성 방법에 관한 것으로, 셀 지역과 주변 회로 지역이 정의되어 있으며, 도전층 등의 하부 구조가 형성된 하부 기판 상에 층간 절연막을 형성하고, 상기 도전층 상부가 노출되도록 층간 절연막을 식각하여 콘택 홀을 형성한 다음 콘택 플러그를 형성하는 단계와, 전체 구조 상부에 제 1 절연막, 제 2 절연막 및 제 1 감광막을 순차적으로 형성하고 상기 제 1 감광막을 마스크로 이용한 식각 공정으로 실린더 형성 부분의 제 2 절연막 및 제 1 절연막을 건식 식각 공정으로 제거하여 상기 콘택 플러그의 일부를 노출시키는 단계와, 상기 실린더 내부, 셀 지역 및 주변 회로 지역을 포함하는 전체 구조 상부에 전도막 및 제 2 감광막을 형성한 후 셀 마스크를 사용하여 제 2 감광막을 패터닝하여, 셀 지역상에만 제 2 감광막이 형성되도록 하는 단계와, 상기 제 2 절연막 상부의 제 2 감광막을 제거하여, 실린더 내부에만 제 2 감광막이 잔류하도록 하고, 상기 제 2 감광막을 식각 장벽층으로 상기 전도막을 식각하여 제 2 절연막을 노출시키는 단계와, 상기 실린더 내부에 잔류하는 제 2 감광막을 제거한 후, 노출된 제 2 절연막을 제거하는 단계로 이루어지는 반도체 소자의 전하저장 전극 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 전하저장 전극 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 0.18㎛ 이상의 디자인 룰을 갖는 256M DRAM급 이상의 소자에서 요구되어지는 전하저장 전극간의 피치 사이즈(pitch size)는 0.40㎛ 이하이고, 전하저장 전극간의 공백 사이즈는 0.20㎛ 이하이다. 이러한 디자인 룰에서, 넓은 표면적을 확보하기 위해 전하저장 전극 표면에 반구형 폴리실리콘(Hemispherical Shaped Grain; HSG)을 형성하게 되면, 전하저장 전극의 각 측면 별로 0.07㎛씩 사이즈가 증가하게 되고, 최종적으로 가질 수 있는 전하저장 전극간 공백 사이즈는 0.13㎛가 된다. 이에 따라, 전하저장 전극간의 마이크로 브리지(micro bridge)가 발생하여 소자의 수율이 저하되게 된다.
이러한 문제로 인해, 전하저장 전극을 스택형으로 제조하는 경우에는 좁은 공간에서 표면적을 극대화하기 위해서 전극의 높이를 8000 ∼ 14000Å으로 형성하게 된다. 이와 같이 전극의 높이를 높게 형성하는 경우에는 높은 토폴로지로 인하여 후속 공정에서 콘택 홀 식각이 어려워지게 되고 공정 마진이 충분하지 않게 된다.
이러한 문제점을 해결하기 위하여, 실린더형 세미 이너(semi inner) 전하저장 전극에서는 다결정 실리콘의 높이를 6000 ∼ 8000Å으로 하고, 보다 넓은 표면적 확보를 위해서 바깥쪽 다결정 실리콘은 제외하고 안쪽 다결정 실리콘에만 HSG를 증착하는 방법으로, 브리지 패일을 방지하면서 전하저장 전극을 형성한다. 그러나 세미 이너 전하저장 전극 형성시에는 공정수가 늘어나면서 처리시간이 증가하여 공정 관리가 어려워지는 문제점이 있다. 또한, 실린더형 세미 이너 전하저장 전극 제 2 절연막은 안쪽 다결정 실리콘의 식각 방지를 위해서 하나의 식각 방지벽으로서 역할을 하게 되는데, 제 2 절연막 증착시 하부의 제 1 절연막 패턴간에 보이드(void)가 발생되면, 식각 방지벽으로서 역할을 하지 못하므로 하부 전극인 다결정 실리콘의 어택(attack)을 방지할 수 없는 문제점이 있다. 뿐만 아니라, 다른 단차 지역에서 스트링어(stringer) 형태로 잔존하는 제 2 절연막의 막 들뜸(film lifting)에 의한 결함(defect) 오염도 배제할 수 없다.
도 1(a) 및 1(b)는 종래의 방법에 의하여 형성한 전하저장 전극의 단면을 나타내는 도면으로서, 도 1(a)는 단축의 프로파일이고, 도 1(b)는 장축의 프로파일을 나타낸다. 도시된 것과 같이, 제 2 절연막이 완전히 매립되지 않고 보이드(A, B)가 발생된 것을 알 수 있다.
실린더형 세미 이너 전극의 제조 방법에서, 제 2 절연막 형성시 발생하는 문제점을 해결하기 위하여, 제 2 절연막으로서 감광막을 사용하고 이를 식각 장벽으로 이용한다. 감광막은 다른 산화막에 비하여 플로우율(flow rate)이 우수하기 때문에 실린더형 세미 이너 전하저장 전극 형성시 식각 장벽으로서의 충분한 기능을 살릴 수가 있다. 그러나 셀 지역과 주변회로 지역과의 단차를 비교할 때, 플로우율이 좋은 감광막은 셀에서 안쪽 빈 공간을 채우므로, 평탄화가 되어 있는 주변회로 지역은 상대적으로 셀 지역보다 높은 단차를 유발하게 된다. 따라서, 감광막 에치백시 셀에 존재하는 감광막은 식각장벽으로 남기어야 하고, 주변 지역에 존재하는 감광막은 제거해야 후속 공정인 다결정 실리콘 에치백에서 주변 지역의 전도막을 완전히 제거할 수 있게 된다. 그러나 완전히 제거되어야할 주변 지역의 감광막 에치백시 유발된 단차만큼 감광막이 남게 되고, 이에 의해 전도막인 다결정 실리콘이 완전히 식각되지 않아, 제 1 절연막이 제거되지 않음으로 전도막인 다결정 실리콘의 막 들뜸이나 주변 지역에서의 높은 단차를 유발하게 되는 문제점이 있다.
도 2(a) 내지 2(f)는 종래 방법에 의하여 반도체 소자의 전하저장 전극을 형성한 경우의 각 부분의 단면을 나타내는 도면이다.
도 2(a) 및 2(b)는 감광막 코팅시 유발되어 지는 단차를 나타내는 것으로, 도 2(a)는 셀 지역과 주변 회로 지역의 경계 부분을 나타내고, 도 2(b)는 주변 회로 지역에 감광막이 평탄하게 형성된 것을 나타내고 있다.
도 2(c) 및 2(d)는 감광막을 에치백한 후 주변회로 지역에 감광막이 잔류하는 것을 나타내는 도면으로, 도 2(c)는 감광막이 제거된 셀 지역을 나타내고, 도 2(d)는 감광막이 제거된 셀 지역과 감광막이 잔류하는 주변 회로 지역의 단차를 나타내고 있다.
도 2(e) 및 2(f)는 주변 회로 지역의 감광막이 완전히 제거되지 않음으로 인한 전도막의 들뜸 현상을 나타내고 있다.
따라서, 본 발명은 식각 장벽으로 감광막을 이용하여 실린더형 세미 이너 전하저장 전극을 형성하는 경우, 단차가 유발되는 주변 회로 지역에는 감광막을 형성시키지 않으므로써, 공정 과정을 추가하지 않고도 전극간 공간을 확보할 수 있는 반도체 소자의 전하저장 전극 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 전하저장 전극 형성 방법은 셀 지역과 주변 회로 지역이 정의되어 있으며, 도전층 등의 하부 구조가 형성된 하부 기판 상에 층간 절연막을 형성하고, 상기 도전층 상부가 노출되도록 층간 절연막을 식각하여 콘택 홀을 형성한 다음 콘택 플러그를 형성하는 단계와, 전체 구조 상부에 제 1 절연막, 제 2 절연막 및 제 1 감광막을 순차적으로 형성하고 상기 제 1 감광막을 마스크로 이용한 식각 공정으로 실린더 형성 부분의 제 2 절연막 및 제 1 절연막을 건식 식각 공정으로 제거하여 상기 콘택 플러그의 일부를 노출시키는 단계와, 상기 실린더 내부, 셀 지역 및 주변 회로 지역을 포함하는 전체 구조 상부에 전도막 및 제 2 감광막을 형성한 후 셀 마스크를 사용하여 제 2 감광막을 패터닝하여, 셀 지역상에만 제 2 감광막이 형성되도록 하는 단계와, 상기 제 2 절연막 상부의 제 2 감광막을 제거하여, 실린더 내부에만 제 2 감광막이 잔류하도록 하고, 상기 제 2 감광막을 식각 장벽층으로 상기 전도막을 식각하여 제 2 절연막을 노출시키는 단계와, 상기 실린더 내부에 잔류하는 제 2 감광막을 제거한 후, 노출된 제 2 절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 및 1(b)는 종래의 방법에 의하여 형성한 전하저장 전극의 단면을 나타내는 도면.
도 2(a) 내지 2(f)는 종래 방법에 의하여 반도체 소자의 전하저장 전극을 형성한 경우의 각 부분의 단면을 나타내는 도면.
도 3(a) 내지 3(e)는 본 발명에 따른 반도체 소자의 전하저장 전극 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 4(a) 내지 4(c)는 본 발명에 의하여 반도체 소자의 전하저장 전극을 형성한 경우의 각 부분의 단면을 나타내는 도면.
<도면의 주요 부분에 대한 부호 설명>
31 : 하부 기판 32 : 층간 절연막
33 : 콘택 플러그 34 : 제 1 절연막
35 : 제 2 절연막 36 : 제 1 감광막
37 : 전도막 38 : 제 2 감광막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 3(e)는 본 발명에 따른 반도체 소자의 전하저장 전극 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 3(a)에 도시된 바와 같이, 셀 지역(X)과 주변 회로 지역(Y)이 정의되어 있으며, 도전층 등의 하부 구조가 형성된 하부 기판(31) 상에 층간 절연막(32)을 형성하고, 하부 기판(31)의 도전층 상부가 노출되도록 층간 절연막(32)을 식각하여 콘택 홀을 형성한다. 이후, 전체 구조 상부에 도전성 물질을 형성하고 평탄화하여, 콘택 홀을 콘택 플러그(33)로 매립한다. 다음에, 전체 구조 상부에 제 1 절연막(34) 및 제 2 절연막(35)을 순차적으로 형성한다. 이때, 셀 지역(X)은 다수의 패턴이 형성되어 있기 때문에 주변 회로 지역(Y)보다 낮은 토폴로지를 갖는다. 이후, 제 2 절연막(35) 상부에 제 1 감광막(36)을 형성한다.
여기에서, 제 1 절연막은 400∼450℃의 온도에서 PECVD 방법을 이용하여 1000∼3000Å의 두께로 형성하며, 일반적으로 BPSG막을 이용하여 형성한다. 또한, 제 2 절연막은 PSG, PE-TEOS, O3-TEOS 중 어느 하나를 이용하여 4000∼6000Å의 두께로 형성한다. 그리고, 제 1 감광막(36)은 용해억제형 아이라인(i-Line) 감광막 또는 화학 증폭형 DUV 감광막을 이용하여 형성한다.
제 1 절연막(34)과 제 2 절연막(35)을 다른 물질로 형성하는 것은 후속 공정인 제 2 절연막(35)의 습식 식각 공정에서 식각 선택비의 차이를 이용하여 제 1 절연막(34)을 잔류시키기 위해서이다. 제 1 절연막(34)을 잔류시키므로써 콘택 플러그(33)의 오정렬(miss align)에 의한 오픈(open)을 방지하여 전극간 누설 전류를 감소시키고, 이에 따른 공정 마진을 향상시킬 수 있다.
도 3(b)에 도시된 바와 같이, 제 1 감광막(36)을 마스크로 이용한 식각 공정으로 실린더의 내부가 될 제 2 절연막(35) 및 제 1 절연막(31)을 건식 식각 공정으로 제거하여 콘택 플러그(33)를 노출시킨다. 그리고, 셀 지역(X) 및 주변 회로 지역(Y)을 포함하는 전체 구조 상부에 전도막(37)을 형성한 다음, 제 2 감광막(38)을 형성하고 셀 마스크를 사용하여 제 2 감광막(38)을 패터닝하므로써, 셀 지역(X) 상에만 제 2 감광막(38)이 형성되도록 한다.
여기에서, 전도막(37)은 아세나이드(As) 및 인(P)이 주입된 폴리실리콘을 이용하여 형성하는 방법, 언도프트 폴리실리콘을 증착한 후 이온 주입 방법으로 불수물을 주입하는 방법 및 언도프트 폴리실리콘을 증착한 후 불순물 확산 방법으로 불순물을 주입하는 방법 중 어느 하나의 방법을 이용하여 700∼14200Å의 두께로 형성한다. 또한, 제 2 감광막(38)은 아이라인(i-Line) 감광막 또는 화학증폭형 DUV 감광막을 이용하여 8000∼15000Å의 두께로 형성한다. 그리고, 제 2 절연막(35) 및 제 1 절연막(34)의 건식 식각 공정은 병렬 플래이트(parallel plate), RIE, PERIE 등의 플라즈마 장비를 사용하여 실시한다.
셀 마스크를 이용하여 주변 회로 지역(Y)을 오픈하는 것은 후속 전도막(37) 식각 공정시 제 2 감광막(38) 코팅에서 유발되는 셀 지역(X)과 주변 회로 지역(Y) 간의 단차로 인해 주변 회로 지역(Y)에서 제 2 감광막(38)이 완전히 식각되지 않아 전도막(37)의 들뜸(lifting) 현상이 발생하는 것을 방지하기 위한 것이다.
도 3(c)에 도시된 바와 같이, 에치 백 공정으로 제 2 절연막(35) 상부의 제 2 감광막(38)을 제거하여, 실린더 내부에만 제 2 감광막(38)이 잔류하도록 한다. 실린더 내부에 잔류하는 제 2 감광막(38)은 전도막(37) 식각시의 장벽층으로 사용된다.
도 3(d)에 도시된 바와 같이, 전극간의 절연을 위하여 제 2 감광막(38)을 식각 장벽층으로 전도막(37)을 식각하여 제 2 절연막(35)을 노출시킨다. 제 2 감광막(38)이 셀 마스크를 이용하여 셀 지역(X)에만 형성되었으므로, 주변 회로 지역(Y)에 제 2 감광막(38)이 제거되지 않고 잔류되는 문제가 해결된다. 따라서, 전도막(37)의 들뜸 현상으로 인한 브리지 패일은 발생하지 않게 된다. 여기에서, 전도막(37)은 TCP, ICP, ECR 등의 에처에서 고밀도 플라즈마 소오스를 사용하는 장비를 이용하여 건식 식각한다.
도 3(e)에 도시된 바와 같이, 실린더 내부에 잔류하는 제 2 감광막(38)을 제거한 후, 노출된 제 2 절연막(35)을 제거하므로써, 실린더형 세미이너 전하저장 전극이 형성된다. 여기에서, 제 2 절연막(35)은 제 1 절연막(34)을 식각 타겟으로 하여 BOE 또는 HF를 이용한 습식 식각 공정으로 제거한다.
도 4(a) 내지 4(c)는 본 발명에 의하여 반도체 소자의 전하저장 전극을 형성한 경우의 각 부분의 단면을 나타내는 도면이다.
도 4(a)는 전하저장 전극의 단축 60도 프로파일을 나타내고, 도 4(b)는 장축 60도 프로파일을 나타내며, 도 4(c)는 주변 회로 지역에서 전도막을 제거한 후의 단면을 나타낸다. 도 4(a) 내지 4(c)에서 전극간 공백 마진이 없는 것은 제 1 감광막 적용시 임계치수가 큰 값으로 정의되었기 때문으로, 도시된 셈(SEM) 사진은 단지 전하저장 전극 형성 후의 프로파일을 확인하기 위한 목적으로 사용된다.
이와 같이, 제 2 감광막을 웨이퍼 전면에 도포하지 않고, 단차를 유발하는 주변 회로 지역을 제외한 셀 지역에만 도포하므로써, 전도막의 들뜸 현상을 개선할 수 있다. 또한, 하부 절연막을 제 1 및 제 2 절연막으로 구분하여 형성하고 후속 공정시 제 1 절연막을 잔류시키므로써, 하부전극의 콘택 홀에서 오정렬로 인한 콘택 플러그의 오픈을 방지할 수 있게 된다. 이에 의해 소자의 누설 전류를 감소시킬 수 있으며, 전극 형성 공정에서의 마스크 중첩 마진을 증가시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면 식각 장벽으로 사용되는 마스크를 셀 지역에만 형성하고 하부 절연막을 두 층으로 나누어 형성하므로써, 셀 지역과 주변 횔 지역의 단차에 따른 전도막의 들뜸 현상을 방지할 수 있고, 하부층의 콘택 플러그가 오픈되는 것을 방지할 수 있어 소자의 누설 전류를 감소시킬 수 있으며, 전극 형성 공정에서의 마스크 중첩 마진을 증가시킬 수 있다. 또한, 종래의 전하저장 전극과 비교하여 5∼10pF의 전하저장 용량을 확보하면서, 브리지 패일율(bridge fail rate)을 50% 이상 개선할 수 있는 효과가 있으므로, 이에 상응하는 만큼의 수율을 향상시킬 수 있다.
Claims (10)
- 셀 지역과 주변 회로 지역이 정의되어 있으며, 도전층 등의 하부 구조가 형성된 하부 기판 상에 층간 절연막을 형성하고, 상기 도전층 상부가 노출되도록 층간 절연막을 식각하여 콘택 홀을 형성한 다음 콘택 플러그를 형성하는 단계와,전체 구조 상부에 제 1 절연막, 제 2 절연막 및 제 1 감광막을 순차적으로 형성하고 상기 제 1 감광막을 마스크로 이용한 식각 공정으로 실린더 형성 부분의 제 2 절연막 및 제 1 절연막을 건식 식각 공정으로 제거하여 상기 콘택 플러그의 일부를 노출시키는 단계와,상기 실린더 내부, 셀 지역 및 주변 회로 지역을 포함하는 전체 구조 상부에 전도막 및 제 2 감광막을 형성한 후 셀 마스크를 사용하여 제 2 감광막을 패터닝하여, 셀 지역상에만 제 2 감광막이 형성되도록 하는 단계와,상기 제 2 절연막 상부의 제 2 감광막을 제거하여, 실린더 내부에만 제 2 감광막이 잔류하도록 하고, 상기 제 2 감광막을 식각 장벽층으로 상기 전도막을 식각하여 제 2 절연막을 노출시키는 단계와,상기 실린더 내부에 잔류하는 제 2 감광막을 제거한 후, 노출된 제 2 절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 400∼450℃의 온도에서 PECVD 방법을 이용하여 1000∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 BPSG막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 PSG, PE-TEOS, O3-TEOS 중 어느 하나를 이용하여 4000∼6000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서,상기 제 1 감광막은 용해억제형 아이라인 감광막 또는 화학 증폭형 DUV 감광막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서,상기 전도막 700∼14200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서,상기 제 2 감광막은 아이라인 감광막 또는 화학증폭형 DUV 감광막을 이용하여 8000∼15000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막 및 제 1 절연막의 건식 식각 공정은 병렬 플래이트, RIE, MERIE 등의 플라즈마 장비를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서,상기 전도막은 TCP, ICP, ECR 등의 에처에서 고밀도 프라즈마 소오스를 사용하는 장비를 이용하여 건식 식각하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 상기 제 1 절연막을 식각타겟으로 하여 BOE 또는 HF를 이용한 습식 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
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| KR1019980060321A KR100290484B1 (ko) | 1998-12-29 | 1998-12-29 | 반도체 소자의 전하저장 전극 형성 방법 |
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| KR1019980060321A KR100290484B1 (ko) | 1998-12-29 | 1998-12-29 | 반도체 소자의 전하저장 전극 형성 방법 |
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1998
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