KR100286223B1

KR100286223B1 - Time clock coinciding method of time/frequency generator system

Info

Publication number: KR100286223B1
Application number: KR1019970008993A
Authority: KR
Inventors: 최성일
Original assignee: 박종섭; 현대전자산업주식회사
Priority date: 1997-03-17
Filing date: 1997-03-17
Publication date: 2001-04-16
Also published as: KR19980073624A

Abstract

PURPOSE: A time clock coinciding method of a time/frequency generator system is provided, which makes outputs of a time/frequency generation dual circuit to coincide with each other temporarily and adds the outputs using a logic AND circuit. CONSTITUTION: The first and the second variable delay unit(1,2) delay clocks generated from dual time/frequency generators according to a delay control value, and an adder(3) outputs a time clock by performing a logic AND operation of the outputs of the first and the second variable delay unit. According to the method, a difference of time clocks generated from the dual time/frequency generators is calculated using a minimum square method if the time/frequency generation operation starts. Then, a time control is performed as long as the maximum length of the variable delay unit by controlling two variable delay units oppositely each other as much as the difference calculated from the previous step.

Description

How to match time clock of time / frequency generation system

일반적으로, 시간/주파수 발생장치(TFG ; Time-Frequence Generator)는 GPS로부터 기준 시간을 수신하여 세계 표준 협정시(UTC : Universal Coordinated Time)로부터 시스템 설계자가 제시하는 만큼의 시간 오차를 가진 1PPS(Pulse Per Second)와, 주파수 오차를 가진 주파수 클럭을 출력하는 장비를 말한다.In general, a Time-Frequence Generator (TFG) receives a reference time from GPS, and has 1PPS (Pulse) with a time error that the system designer suggests from Universal Coordinated Time (UTC). Per Second) and equipment that outputs frequency clock with frequency error.

종래의 시간/주파수 발생장치는, 시간/주파수를 발생하는 동일한 장치에서 각각 발생되는 시간 클럭을 합산하여 최종적으로 출력하는 방식의 이중화 회로로 구현된다.The conventional time / frequency generator is implemented as a duplication circuit in which a time clock generated by each of the same devices generating time / frequency is summed and finally output.

그러나 상기와 같이 이중화로 구성되어 시간/주파수를 발생하는 종래의 시간/주파수 발생장치는 상승 시점이 유효한 2개의 클럭의 시간적 일치를 확인하지 않고 2개의 출력을 합산하여 출력하게 되므로 먼저 출력되는 1PPS에 나중에 발생하는 1PPS가 중복되어 먼저 발생하는 1PPS가 사라졌을 때 시간적으로 큰 점프가 발생하는 문제점이 있었다.However, the conventional time / frequency generator, which is composed of redundancy as described above and generates time / frequency, adds two outputs without checking the time coincidence of the two clocks whose rise time is valid, and therefore outputs 1PPS first. There is a problem in that a large jump occurs in time when the 1PPS generated later overlaps and the 1PPS generated first disappears.

다시 말해, 도1에 도시된 바와 같이 상승 시점이 유효한 2개의 클럭(Input A, Input B)이 시간적으로 일치하지 않을 때 그 두 개의 시간 클럭을 가산하면 (C)와 같이 되므로 하나의 출력이 사라지게 되면 도1의 (D)와 같이 시간적으로 큰 타임 점프(Time Jump)가 발생하게 된다.In other words, when the two clocks (Input A, Input B) whose rise time is valid do not coincide in time as shown in FIG. 1, adding the two time clocks becomes (C) so that one output disappears. In this case, as shown in FIG. 1D, a large time jump occurs in time.

상기와 같은 타임 점프는 시간 클럭에서 시스템 설계자가 제시하는 최대 오차량의 2배까지의 시간오차가 발생할 수 있어 사용자 시스템에 심각한 악영향을 줄 수 있다.Such a time jump may cause a time error of up to twice the maximum error suggested by the system designer in the time clock, which may seriously affect the user system.

따라서 본 발명은 상기와 같은 종래 시간/주파수 발생장치의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 출력 주파수의 주기와 같은 크기의 지연장치와 최소 자승 평가법을 이용하여 항상 시간/주파수 발생 이중화 회로의 출력을 시간적으로 일치시키고 그 출력을 논리합회로를 이용하여 합산하여 출력함으로써 일측 출력이 갑자기 나오지 않더라도 최종 출력에는 문제가 없도록 한 시간/주파수 발생시스템의 시간 클럭 일치방법을 제공하는데 있다.Therefore, the present invention has been proposed to solve the above-mentioned problems of the conventional time / frequency generator, and an object of the present invention is to always use time / frequency using a delay apparatus and a least-squares evaluation method of the same size as the period of the output frequency. The present invention provides a time clock matching method of a time / frequency generation system in which the output of a generation duplication circuit is matched in time and the output is summed using a logic sum circuit and outputted so that the final output does not have a problem even if one output does not come out suddenly.

이러한 본 발명의 목적을 달성하기 위한 방법은, 이중화된 시간/주파수 발생장치에서 발생된 각각의 출력을 제어 지연량 만큼 지연시켜 출력하는 2개의 가변 지연장치를 구비하고, 시간/주파수 발생 동작이 시작되면 주기적으로 이중화된 시간/주파수 발생장치에서 각각 발생된 시간 클럭을 최소 자승법으로 계산하여 차이값을 산출하는 제1 과정과; 상기 제1과정에서 산출한 차이값만큼 상기 2개의 가변 지연장치를 임의의 지점을 중심으로 동시에 반대로 제어하여 가변지연장치의 최대길이만큼 타임 조정을 실시하는 제2과정으로 이루어진다.The method for achieving the object of the present invention comprises two variable delay devices for delaying and outputting each output generated in the redundant time / frequency generator by a control delay amount, and the time / frequency generation operation starts. A first process of calculating a difference value by periodically calculating a time clock generated in each of the redundant time / frequency generators by the least square method; The second process is performed by controlling the two variable delay apparatuses at the same time to the opposite point at the same time as the difference value calculated in the first process to adjust the time by the maximum length of the variable delay apparatus.

이하, 본 발명의 바람직한 실시예에 대한 작용을 설명하면 다음과 같다.Hereinafter, the operation of the preferred embodiment of the present invention will be described.

제1도는 종래 이중화된 시간/주파수 발생장치의 절체시 발생하는 문제점을 설명하기 위한 타이밍도.1 is a timing diagram for explaining a problem that occurs during the switching of the conventional redundant time / frequency generator.

제2도는 본 발명에 의한 시간 클럭 일치장치의 이중화회로도.2 is a redundant circuit diagram of a time clock matching device according to the present invention.

제3도는 본 발명에서 타임 오프셋의 제거를 위한 시간/주파수 발생장치의 조작 타이밍도.3 is an operation timing diagram of a time / frequency generator for removing a time offset in the present invention.

제4도는 본 발명에서 가변 지연장치의 제어에 의한 출력의 변화 타이밍도.4 is a timing diagram of an output change under the control of a variable delay device in the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 제1가변 지연장치 2 : 제2가변 지연장치1: first variable delay device 2: second variable delay device

3 : 합산기3: summer

도2는 본 발명에 의한 시간 클럭 일치장치의 이중화 회로도로서, 이중화된 시간/주파수 발생장치로부터 각각 발생된 클럭(입력)을 지연량 제어값에 따라 각각 지연시켜 출력하는 제1 및 제2 가변 지연장치(1)(2)와, 상기 제1 및 제2 가변 지연 장치(1)(2)의 출력을 논리합하여 시간 클럭으로 출력해주는 합산기(3)로 구성된다.FIG. 2 is a redundant circuit diagram of a time clock matching device according to the present invention, in which first and second variable delays respectively output delayed clocks (inputs) generated from the duplicated time / frequency generators according to a delay amount control value. Device (1) (2) and a summer (3) for outputting the outputs of the first and second variable delay devices (1) (2) as a time clock.

이와 같이 구성된 시간/주파수 발생장치를 참조하여 본 발명에 의한 시간 클럭 일치방법을 첨부한 도면 도2 내지 도4에 의거 설명하면 다음과 같다.The time clock matching method according to the present invention will be described with reference to FIGS. 2 to 4 with reference to the time / frequency generator configured as described above.

먼저, 본 발명은 이중화된 시간/주파수 발생장치로부터 각각 출력되는 클럭(입력)에 시간 주파수 발생장치 설계자가 제시한 오차 범위 만큼의 최대 지연량을 가진 가변 지연장치(1)(2)를 구비하고, 이 가변장치(1)(2)를 제어함으로써 가변지연장치의 출력단에서는 두 시간/주파수 발생장치에서 발생하는 시간 클럭의 시간적 오차를 제거하여 한쪽 입력이 갑자기 사라지더라도 출력은 정상적으로 입력되는 측에 의해 지속적으로 유지하도록 한다.First, the present invention includes a variable delay device (1) (2) having a maximum amount of delay as much as the error range suggested by the time-frequency generator designer on clocks (inputs) output from the redundant time / frequency generators, respectively. By controlling the variable device (1) (2), the output stage of the variable delay device removes the time error of the time clock generated by the two time / frequency generators, so that the output is normally inputted even if one input disappears suddenly. Keep it going.

여기서, 제1 및 제2 가변 지연장치(1)(2)의 길이는, 입력이 1펄스/초(Pluse/sec)이면 시간 주파수 발생장치 시스템 설계자에 의해 그 오차가 상기 UTC로부터 1μsec라고 설정된다면 길이는 1μsec가 되도록 구성된다.Here, the lengths of the first and second variable delay devices (1) (2) are equal to 1 μsec from the UTC if the error is set by the time-frequency generator system designer if the input is 1 pulse / sec. The length is configured to be 1 μsec.

다음으로 상기와 같은 원리에 의해 가변 지연장치의 길이를 설정한 상태에서, 이중화된 시간/주파수 발생장치가 동작을 시작하면, 각각의 가변 지연장치(1)(2)는 지연량 제어값에 따라 각각 입력되는 1PPS를 지연시켜 출력시키게 되고, 그 가변지연장치(1)(2)에서 각각 지연되어 출력되는 시간 클럭은 합산기(3)에서 합산된 후 최종 시간 클럭으로 제공된다.Next, when the length of the variable delay device is set in accordance with the principle described above, when the redundant time / frequency generator starts to operate, each variable delay device (1) (2) is controlled according to the delay amount control value. Each of the input 1PPS is delayed and output, and the time clocks delayed and output from the variable delay device 1 and 2 are added to the summer 3 and provided as a final time clock.

여기서 합산기(3)는 가변지연장치의 지연길이를 절약하기 위하여 양쪽의 지연장치를 동시에 반대로 제어하여 가변지연장치의 최대길이만큼 타임 조정을 실시하기 위해 구성되었다.Here, the summer 3 is configured to adjust the time by the maximum length of the variable delay device by controlling both delay devices at the same time in order to save the delay length of the variable delay device.

한편, 입력되는 1PPS에 허용되는 시간오차의 최대 한계는 가변지연장치의 최대 지연량과 같다. 만일 가변지연장치가 "0"nsec에서 최대 1μsec까지 가변할 수 있다면 두 개의 1PPS사이에 허용되는 오차의 한계는 1μsec이다. 이는 입력"A"가 입력"B"보다 1μsec 늦다면 "A"가변장치를 "0"nsec지연하도록 제어하고, "B"를 1μsec지연되도록 제어하여 출력을 일치 시킬수 있기 때문이다. 이러한 방법에서는 지연시켜서 두 출력을 일치 시켜야하기 때문에 출력은 입력보다 항상 시간적으로 늦게 나타난다. 그러므로 시간 오프셋(offset)을 허용하지 않는 시스템에서는 입력을 미리 예상 지연량보다 먼저 발생하도록 하여야 한다.On the other hand, the maximum limit of time error allowed for the input 1PPS is equal to the maximum delay amount of the variable delay device. If the variable delay device can vary from "0" nsec up to 1μsec, the limit of error allowed between two 1PPS is 1μsec. This is because, if the input "A" is 1μsec later than the input "B", the "A" variable can be controlled to delay "0" nsec, and the "B" can be controlled to delay 1μsec to match the output. In this method, the output always appears later in time than the input because it must be delayed to match the two outputs. Therefore, in systems that do not allow time offsets, the input must be generated before the expected delay.

시간 클럭을 일치시키는 방법은 여러 가지 있을수 있으나, 본 발명에서는 최대 지연량의 1/2지점을 중심으로 제1 및 제2 가변지연장치(1)(2)를 양방향 제어한다. 이렇게하는 이유는 기본 지연량이 일정하기 때문에 시간/주파수 발생장치에서 도3과 같이 이 기본 지연량 만큼만 보상하여 먼저 발생하도록 하면 가변 지연장치를 통과한 출력은 오프셋을 가지지 않기 때문이다.There may be a number of ways to match the time clock, but in the present invention, the first and second variable delay devices 1 and 2 are bidirectionally controlled about one half of the maximum delay amount. The reason for this is that the basic delay amount is constant, so if the time / frequency generator compensates for this basic delay amount as shown in FIG. 3 and occurs it first, the output passing through the variable delay device does not have an offset.

이러한 시스템에서는 가변 지연장치를 조작할때마다 가변지연장치의 제어시간 간격 만큼 도4와 같이 타임 점프가 발생하나 그 시간간격이 사용자가 요구하는 수준보다 충분히 작다는 전제하여 설계된다.In such a system, whenever a variable delay device is operated, a time jump occurs as shown in FIG. 4 by the control time interval of the variable delay device, but it is designed on the premise that the time interval is sufficiently smaller than the level required by the user.

도3에서 (A)는 세계 표준 협정시의 출력 상승 시점을 나타낸 것이도, (B)는 시간/주파수 발생장치의 출력이며, (C)는 타임 오프셋 제거를 위한 시간/주파수 발생장치의 조정 타이밍도이다.In Fig. 3, (A) shows the time when the output rises at the time of universal standard agreement, (B) shows the output of the time / frequency generator, and (C) shows the adjustment timing of the time / frequency generator for removing the time offset. It is also.

도4에서 (A)는 제1가변지연장치(1)의 출력 타이밍이고, (B)는 제2가변지연장치(2)의 출력 타이밍이며, (C)는 본 발명에 의한 방법으로 시간/주파수 발생장치의 가변 지연장치를 제어한 경우의 시간 클럭이다.In Fig. 4, (A) is an output timing of the first variable delay device 1, (B) is an output timing of the second variable delay device 2, and (C) is a time / frequency method according to the present invention. This is a time clock when the variable delay device of the generator is controlled.

이상에서 상세히 설명한 바와 같이 본 발명은 이중화된 시간/주파수 발생장치 운용중에 출력의 상승 시점을 가변지연장치의 제어단위 이내의 오차로 일치시킴으로써 2개의 시간/주파수 발생장비를 메인, 서브 사이의 절체라는 개념이 없이 운용 가능한 효과가 있다.As described in detail above, the present invention matches two time / frequency generators by switching between the main and sub units by matching the rising time of the output with the error within the control unit of the variable delay unit during the operation of the redundant time / frequency generator. There is an effect that can be operated without a concept.

또한 기본 지연값을 중심으로 두 개의 가변 지연장치를 양방향으로 동시에 같은값으로 제어하고 시간/주파수 발생장치에서 중심 지연량만큼 먼저 시간 클럭을 발생시킴으로써 시간 지연 오프셋을 제거할 수 있는 효과도 있다.In addition, the time delay offset can be eliminated by controlling two variable delay devices at the same time in both directions simultaneously with respect to the basic delay value, and generating a time clock as much as the center delay amount in the time / frequency generator.

본 발명은 출력 주파수의 주기와 같은 크기의 지연장치와 최소 자승 평가법을 이용하여 항상 시간/주파수 발생 이중화 회로의 출력을 시간적으로 일치시키고 그 출력을 논리합회로를 이용하여 합산하여 출력함으로써 일측 출력이 갑자기 나오지 않더라도 최종 출력에는 문제가 없도록 한 시간/주파수 발생시스템의 시간 클럭 일치방법을 제공하는 것이다.According to the present invention, the output of a time / frequency generation redundancy circuit is always matched in time by using a delay device having the same magnitude as the period of the output frequency and the least square evaluation method, and the output is summed and output using a logic sum circuit to suddenly output one side of the output. It provides a time clock matching method of the time / frequency generation system that does not cause problems in the final output even if it does not come out.

Claims

1. A time / frequency generator in dual operation, comprising: a first step of calculating a difference value by calculating time squares generated in each of the redundant time / frequency generators using a least square method when a time / frequency generation operation is started; A second process for controlling time by the maximum length of the variable delay device by simultaneously controlling the two variable delay devices at the same time with respect to a predetermined point at the same time by the difference value calculated in the first process. How to match the time clock of the generating system.

The method of claim 1, wherein the second process controls the delay amount of the variable delay device centered on one half of the maximum delay amount of the variable delay device.