KR100285305B1

KR100285305B1 - Phase detector circuit in synchronous trans mission apparatus

Info

Publication number: KR100285305B1
Application number: KR1019970076020A
Authority: KR
Inventors: 허기영
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 2001-04-02
Also published as: KR19990056044A

Abstract

PURPOSE: A phase synchronous detector circuit of a synchronous transmission apparatus is provided, which reduces a jitter size by accelerating a frequency of jitter, by generating a phase detection output as to two input data whenever there is one bit difference while detecting a phase by comparing the numbers of input data and output data. CONSTITUTION: An input clock of an input clock stage(11) is 8-divided and is inputted to a write address accumulator(201) and at the same time is provided as a clock for serial/parallel conversion of a serial/parallel converter(102). The write address accumulator calculates the number(WADDR) of the input data in byte unit and accumulates it as a write address signal. The serial/parallel converter converts the serial data into parallel data by the 8-divided clock, and at the same time calculates the number(WADDR-BIT) of the input data in bit unit, and calculates the number(RADDR-BIT) of output data in bit unit. And a read address accumulator(202) calculates the number of(RADDR) of the output data in byte unit from a clock of the output clock stage and accumulates it as a read address signal. A phase detector(104) detects a phase difference(PD) by receiving the numbers of the input/output data in byte/bit unit.

Description

Phase Synchronization Detection Circuit of Synchronous Transmission Equipment {PHASE DETECTOR CIRCUIT IN SYNCHRONOUS TRANS MISSION APPARATUS}

본 발명은 동기식 전송장치에서 E1신호의 인터페이싱을 위한 위상검출회로에 관한 것으로, 특히 비동기신호를 동기화시킬때의 위상검출의 해상도를 증가시켜 동기의 성능을 개선시키는 동기식 전송장비의 위상동기검출회로에 관한것이다.The present invention relates to a phase detection circuit for interfacing an E1 signal in a synchronous transmission apparatus. In particular, the present invention relates to a phase synchronous detection circuit of a synchronous transmission device that improves the synchronization performance by increasing the resolution of phase detection when synchronizing an asynchronous signal. It's about.

일반적인 동기식 전송장치의 E1버퍼에서는 비동기신호를 동기화시키기 위해 비트 단위의 스터핑을 실행한다. 상기 스터핑을 실행하기 위해서는 입력된 데이터의 개수와 출력 데이타의 갯수를 비교하여 입력 데이터가 많아지면 비트 단위로 더 많은 데이터를 출력하도록 조절한다. 하지만 종래의 방법은 도 1의 예와 같이 입력 클럭을 분주기(101)에서 8분주하여 라이트어드레스발생기(103)에 제공하여 라이트어드레스신호를 발생하고, 상기 8분주한 클럭을 직/병렬변환기(102)에 제공하여 직렬입력데이타에 대해 병렬데이타로 변환하여 출력데이타를 발생한다. 상기 출력 데이타의 출력클럭은 리드어드레스발생기(105)에 제공하여 리드어드레스신호를 발생한다. 상기 리드/라이트어드레스발생기(103,105)의 출력은 위상검출기(104)에 입력되어 위상차를 검출한다. 상기 위상검출기(104)의 위상차의 검출은 데이터 갯수의 비교를 비트단위로 하므로 한 바이트 만큼 차이가 날 때 까지 기다려, 한 바이트 이상의 차이가 발생될 때 위상검출에 따른 출력을 발생시켜 이를 이용할시 동기된 데이터의 지터(클럭의 흔들림)의 빈도는 다소 줄일수 있으나 그 크기가 커지는 문제점이 있었다.In general E1 buffer of the synchronous transmission device, bit stuffing is performed to synchronize the asynchronous signal. In order to perform the stuffing, the number of input data is compared with the number of output data, and when the number of input data increases, more data is output in units of bits. However, in the conventional method, as shown in the example of FIG. 1, the input clock is divided into eight by the divider 101 and provided to the write address generator 103 to generate the write address signal, and the eight-divided clock is converted into a serial / parallel converter ( 102) to convert the serial input data into parallel data to generate the output data. The output clock of the output data is provided to the read address generator 105 to generate a read address signal. The outputs of the read / write address generators 103 and 105 are input to the phase detector 104 to detect the phase difference. Since the phase detector 104 detects the phase difference in bit units, it waits until there is a difference of one byte, and generates an output according to the phase detection when a difference of one or more bytes occurs. The frequency of jitter (clock fluctuation) of the collected data can be reduced somewhat, but the size has become a problem.

따라서 본 발명의 목적은 입력데이타의 갯수와 출력데이타의 갯수를 비교하여 위상을 검출함에 있어 각각의 입력으로부터 한 바이트(Byte)정도의 차이가 있을 때 까지 기다리지 않고 한 비트(Bit)의 정도만의 차이가 있을때 마다 상기 입.출력의 두 입력데이타에 대해 위상검출 출력을 발생시켜서 이를 이용하여 지터의 빈도를 빠르게 하며 그 크기를 줄이는 회로를 제공함에 있다.Accordingly, an object of the present invention is to compare the number of input data and the number of output data and detect the phase, and do not wait until there is a difference of about one byte from each input. It is to provide a circuit for generating a phase detection output for the two input data of the input and output whenever there is, to use this to increase the frequency of jitter and reduce the size.

도 1는 종래의 동기식 전송장비의 위상동기검출회로도1 is a phase synchronization detection circuit diagram of a conventional synchronous transmission equipment

도 2는 본 발명의 실시예에 따른 E1신호 인터페이싱에서 위상동기검출회로도2 is a phase synchronous detection circuit diagram in an E1 signal interfacing according to an embodiment of the present invention.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다.하기에서 각 도면의 구성요소들에 참조부호를 부가함에 있어, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으며, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A detailed description of a preferred embodiment of the present invention will now be described with reference to the accompanying drawings. In the following, reference numerals are given to components of each drawing, even though the same components are shown in different drawings. Note that they have the same sign. In describing the present invention, when it is determined that a detailed description of related known functions or configurations may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Terms to be described later are defined in consideration of functions in the present invention, which may vary according to the intention or custom of a user or a chip designer, and the definitions should be made based on the contents throughout the present specification.

도 2는 본 발명의 실시예에 따른 E1신호 인터페이싱에서 위상동기검출회로도로서,2 is a phase synchronization detection circuit diagram in an E1 signal interfacing according to an embodiment of the present invention;

입력클럭단(11)의 클럭을 8분주하는 분주기(101)와, 입력데이타단(12)의 입력데이타의 직렬 데이타를 상기 분주기(101)의 출력에 의해 병렬 데이타로 변환하며 출력데이타로 발생하며 그리고 비트(BIT)단위의 입력데이타 갯수(WADDR-BIT)를 출력하는 직/병렬변환기(102)와, 상기 분주기(101)의 8분주된 클럭으로부터 바이트 (BYTE)단위로 입력데이타의 갯수(WADDR)를 계산하여 라이트 어드레스신호로 누적하여 발생하는 라이트어드레스누적기(201)와, 출력클럭단(13)의 8분주된 클럭으로부터 바이트 단위로 출력데이타의 갯수(RADDR)를 계산하여 리드 어드레스신호로 누적하여 발생하는 리드어드레스누적기(202)와, 상기 직/병렬변환기(102)의 출력의 비트단위의 입력데이타 갯수(WADDR-BIT)와 비트단위의 출력데이타의 갯수(RADDR-BIT)의 차이[(WADDR-BIT)-(RADDR-BIT)]와 상기 리드/라이트어드레스누적기(201,202)의 입/출력 데이타의 바이트 단위의 갯수의 차[(WADDR)-(RADDR)]로부터 위상차를 검출하는 위상검출기(104)로 구성된다. 상기 위상검출기(104)의 구현예는 위상검출기(104)는 마이크로 프로세서 또는 디지털 시그날프로세서등을 이용하여 양 입력의 산술 처리에 구현할수 있으나 이는 복잡하지만 정확하게 되는 이점이 있으며, 간단하게는 바이트 단위의 입출력 데이터의 갯수(WADDR,RADDR)와 비트 단위의 입출력 데이터의 갯수(WADDR-BIT,RADDR-BIT)의 각각을 ″미국″의 ″모토로라″사의 ″MC14046B″의 ″PLL″칩을 2개를 사용하면 용이하게 구현 할수 있다. 즉, 바이트단위의 입출력 데이터의 개수(WADDR,RADDR)의 두 개의 다른 입력단으로 입력하여 출력은 위상비교기에서 비교하여 차를 위상검출값(PD)으로 출력하며, 비트단위의 입출력 데이터의 갯수(WADDR-BIT,RADDR-BIT)의 두 개의 다른 입력단으로 입력하여 출력은 위상비교기(Phase Comparator)에서 비교하여 차를 위상 검출값(PD)으로 출력할수있다.The divider 101 divides the clock of the input clock stage 11 and the serial data of the input data of the input data stage 12 into parallel data by converting the serial data of the input data stage 12 into output data. And a serial / parallel converter 102 for outputting the number of input data WBITR-BIT in units of bits, and the input data in bytes (BYTE) from an eight-division clock of the divider 101. The number of output data RADDR is calculated in bytes from the write address accumulator 201 generated by accumulating the number WADDR and accumulating as a write address signal, and the clock divided by 8 divided clocks of the output clock stage 13. The read address accumulator 202 accumulated by the address signal, the number of bit input data (WADDR-BIT) of the output of the serial / parallel converter 102, and the number of bit output data (RADDR-BIT) ) [(WADDR-BIT)-(RADDR-BIT)] and the read / write It is composed of - [(RADDR) (WADDR)] Phase detector 104 for detecting a phase difference from the number of bytes of input / output data of the address accumulator 201 and 202 car. The phase detector 104 may be implemented in the arithmetic processing of both inputs using a microprocessor or a digital signal processor. However, the phase detector 104 has an advantage of being complicated but accurate. Use two ″ PLL ″ chips of ″ MC14046B ″ of ″ Motorola ″ of ″ U.S.A. " Can be easily implemented. That is, the output is inputted to two different input terminals of the number of input / output data (WADDR, RADDR) in byte unit, and the output is compared with the phase comparator, and the difference is output as the phase detection value (PD). Inputs are input to two different input stages (BIT, RADDR-BIT) and the outputs can be compared in phase comparator and output the difference as phase detection value (PD).

따라서 본 발명의 구체적 일 실시 예를 도 2를 참조하여 상세히 설명하면,Therefore, a specific embodiment of the present invention will be described in detail with reference to FIG. 2.

입력클럭단(11)의 입력클럭은 분주기(101)에서 8분주되어 라이트어드레스누적기(201)에 입력됨과 동시에 직/병렬변환기(102)의 직/병렬변환을 위한 클럭으로 제공된다. 상기 라이트어드레스누적기(201)는 바이트단위의 입력데이타의 개수(WADDR)를 계산하여 라이트어드레스신호로 누적한다. 상기 직/병렬변환기(102)는 상기 분주기(101)에서 8분주된 클럭에 의해 직력데이타를 병렬데이타를 변환하여 출력함과 동시에 비트단위의 입력데이타의 갯수(WADDR-BIT)를 계산해낸다. 그리고 출력데이타에서 비트단위의 출력데이타의 갯수(RADDR-BIT)를 계산하며,리드어드레스누적기(202)에서 상기 출력클럭단(13)의 클럭으로 부터 바이트 단위의 출력데이타의 갯수(RADDR)를 계산하여 리드어드레스신호로 누적시킨다. 위상검출기(104)에서 입/출력데이타의 바이트 또는 비트단위의 갯수를 받아 차를 계산하여(WADDR+WADDR-BIT)-(RADDR+RADDR-BIT) 위상차(PD; Phase Difference)에 대해 검출을 한다.The input clock of the input clock stage 11 is divided into 8 minutes by the divider 101 and input to the write address accumulator 201 and is provided as a clock for serial / parallel conversion of the serial / parallel converter 102. The write address accumulator 201 calculates the number of input data WADDR in units of bytes and accumulates the write address signal. The serial / parallel converter 102 calculates the number of input data (WADDR-BIT) in bit units at the same time by converting the parallel data into parallel data by the clock divided by 8 from the divider 101. The number of output data in units of bits (RADDR-BIT) is calculated from the output data, and the number of output data in units of bytes (RADDR) is calculated from the clock of the output clock stage 13 in the read address accumulator 202. Calculate and accumulate as a read address signal. The phase detector 104 receives a number of bytes or bits of input / output data and calculates a difference (WADDR + WADDR-BIT)-(RADDR + RADDR-BIT) to detect a phase difference (PD). .

상술한 바와같이 위상검출기의 출력을 시키는데 있어 바이트 단위의 입출력데이타 갯수의 차이 뿐만 아니라 직/병렬변환기에서 구한 비트단위의 입력데이타 갯수와 출력데이타의 갯수 차이를 이용하므로서 지터의 크기를 줄임으로써 주기적으로 빠르게 변경할수 있는 이점이 있다.As described above, in order to output the phase detector, not only the difference in the number of input / output data in units of bytes, but also the difference in the number of input and output data in units of bits obtained from the serial / parallel converter is used to reduce the size of jitter periodically. The advantage is that you can change quickly.

Claims

A divider 101 for dividing the input clock of the input clock stage 11 into 8 and an eight-divided clock of the divider 101 convert the input serial data of the input data stage 12 into parallel data. In the E1 buffer of a synchronous transmission device having a serial / parallel converter 102 that outputs output data and the number of input data in units of bits (WADDR-BIT),

A write address accumulator 201 generated by accumulating the number of input data WADDR in byte units from the eighth divided clock of the divider 101 and accumulating it as a write address signal;

A read address accumulator 202 generated by calculating the number of output data RADDR in byte units from an eight-minute clock of the output clock stage 13 and accumulating the read address signal into a read address signal;

The difference between the number of bit input data WADDR-BIT and the number of bit output data RADDR-BIT of the output of the serial / parallel converter 102 [(WADDR-BIT)-(RADDR-BIT)] And a phase detector 104 for detecting a phase difference from the difference [(WADDR)-(RADDR)] of the number of bytes of the input / output data of the read / write address accumulators 201 and 202. Phase synchronous detection circuit of equipment.