KR100282428B1 - Thin film transistor and method of manufacturing the same - Google Patents
Thin film transistor and method of manufacturing the same Download PDFInfo
- Publication number
- KR100282428B1 KR100282428B1 KR1019980048906A KR19980048906A KR100282428B1 KR 100282428 B1 KR100282428 B1 KR 100282428B1 KR 1019980048906 A KR1019980048906 A KR 1019980048906A KR 19980048906 A KR19980048906 A KR 19980048906A KR 100282428 B1 KR100282428 B1 KR 100282428B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- region
- channel region
- source
- polycrystalline silicon
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title abstract description 20
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 150000002500 ions Chemical class 0.000 claims description 7
- 230000001105 regulatory effect Effects 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 41
- 239000010408 film Substances 0.000 abstract description 39
- 238000000034 method Methods 0.000 abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- XUIMIQQOPSSXEZ-RNFDNDRNSA-N silicon-32 atom Chemical compound [32Si] XUIMIQQOPSSXEZ-RNFDNDRNSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 채널 영역을 제외한 오프셋 영역 및 채널 영역 형성용 다결정 실리콘상에 고농도 P형 불순물이 도핑된 다결정 실리콘을 형성하여 공정이 단순화되고 채널과의 다결정 실리콘 두께가 서로 다른 소오스 및 드레인을 형성하기 위한 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.The present invention is to form a polycrystalline silicon doped with a high concentration of P-type impurities on the offset region and the polycrystalline silicon for forming the channel region other than the channel region to simplify the process and form a source and a drain having different thicknesses of the polycrystalline silicon with the channel. A thin film transistor and a method of manufacturing the same.
본 발명의 박막 트랜지스터 및 그의 제조 방법은 소오스/드레인 영역, 오프셋 영역과, 채널 영역이 각각 정의된 절연 기판, 상기 절연 기판상에 제 1 도전층을 형성하고, 상기 제 1 도전층상의 오프셋 영역과 채널 영역 및 채널 영역의 인접한 영역에 절연막의 제 1 패턴을 형성하고, 상기 채널 영역을 제외한 상기 절연막과 제 1 도전층상에 형성되며 고농도 불순물이 도핑된 제 2 도전층을 포함하여 상기 제 2 도전층의 불순물이 확산된 제 1 도전층으로 소오스/드레인을 형성하고, 상기 절연막의 제 1 패턴과 연결된 절연막의 제 2 패턴을 상기 제 2 도전층 표면상에 상기 절연막의 제 1 패턴과 동시에 형성하고, 상기 절연막상의 오프셋 영역과 채널 영역 및 소오스 영역 일부분에 게이트 전극을 형성하는 것을 포함함을 특징으로 한다.The thin film transistor of the present invention and its manufacturing method include an insulating substrate having a source / drain region, an offset region, a channel region defined therein, a first conductive layer formed on the insulating substrate, and an offset region on the first conductive layer. Forming a first pattern of an insulating film in a channel region and an adjacent region of the channel region, and including the second conductive layer formed on the insulating film and the first conductive layer except for the channel region and doped with a high concentration of impurities, and including the second conductive layer. A source / drain is formed from the first conductive layer in which the impurities are diffused, and a second pattern of the insulating film connected to the first pattern of the insulating film is formed on the surface of the second conductive layer simultaneously with the first pattern of the insulating film, And forming a gate electrode on a portion of the offset region, the channel region, and the source region on the insulating layer.
Description
본 발명은 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 소자의 특성을 향상시키는 박막 트랜지스터 및 그의 제조 방법에 관한 것이다BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same, and more particularly, to a thin film transistor for improving the characteristics of a device and a method for manufacturing the same.
일반적으로 박막 트랜지스터는 1M급 이상의 SRAM(Static Random Access Memory) 소자에서 로드 레지스터(Load Resistor)대신 사용되기도 하고, 액정 표시 소자(Liquid Crystal Display)에서 각 화소 영역의 화상 데이터(Data) 신호를 스위칭(Switching) 하는 스위칭 소자로 널리 사용되고 있다.In general, a thin film transistor is used instead of a load resistor in a 1M class static random access memory (SRAM) device, and switches an image data signal of each pixel region in a liquid crystal display (Liquid Crystal Display). It is widely used as a switching element.
종래 기술에 따른 박막 트랜지스터의 제조 방법은 도 1a 에서와 같이, 절연 기판(11)상에 제 1 다결정 실리콘과 제 1 감광막을 형성하고, 상기 제 1 감광막을 게이트 전극이 형성될 부위만 남도록 선택적으로 노광 및 현상한다.In the method of manufacturing a thin film transistor according to the related art, as shown in FIG. 1A, a first polycrystalline silicon and a first photoresist film are formed on an insulating substrate 11, and the first photoresist film is selectively formed so that only portions where a gate electrode is to be formed remain. Exposure and development.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 다결정 실리콘을 선택적으로 식각하여 게이트 전극(12)을 형성한 다음, 상기 제 1 감광막을 제거한다.The first polycrystalline silicon is selectively etched using the selectively exposed and developed first photoresist layer to form a gate electrode 12, and then the first photoresist layer is removed.
도 1b 에서와 같이, 상기 게이트 전극(12)을 포함하여 전면에 게이트 산화막(13)과 제 2 다결정 실리콘(14)을 형성한다.As shown in FIG. 1B, the gate oxide layer 13 and the second polycrystalline silicon 14 are formed on the entire surface including the gate electrode 12.
도 1c 에서와 같이, 상기 제 2 다결정 실리콘(14)상에 제 2 감광막을 도포한 다음, 상기 제 2 감광막을 채널(Channel) 영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 1C, a second photoresist film is applied onto the second polycrystalline silicon 14, and then the second photoresist film is selectively exposed and developed to remove only a portion where a channel region is to be formed.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 2 다결정 실리콘(14)에 문턱 전압 조절 이온을 주입하고, 상기 제 2 감광막을 제거한다.Then, using the selectively exposed and developed second photosensitive film as a mask, a threshold voltage regulating ion is implanted into the second polycrystalline silicon 14 to remove the second photosensitive film.
이어, 상기 제 2 다결정 실리콘(14)상에 제 3 감광막(15)을 도포한 다음, 상기 제 3 감광막(15)을 채널 영역과 오프셋(Offset) 영역이 형성될 부위 즉 상기 게이트 전극(12)이 소오스 영역과 오버랩(Over Lap)되지 않는 부위와 드레인 영역과 상기 게이트 전극(12)사이의 부위만 남도록 선택적으로 노광 및 현상한다.Subsequently, a third photoresist film 15 is coated on the second polycrystalline silicon 14, and then the third photoresist film 15 is formed at a portion where a channel region and an offset region are to be formed, that is, the gate electrode 12. It selectively exposes and develops so that only portions between the source region and the drain region and the gate electrode 12 which do not overlap with the source region remain.
도 1d 에서와 같이, 상기 선택적으로 노광 및 현상된 제 3 감광막(15)을 마스크로 상기 제 2 다결정 실리콘(14)에 P형 불순물 이온을 주입하여 소오스(16) 및 드레인(17)을 형성한 후, 상기 제 3 감광막(15)을 제거한다.As shown in FIG. 1D, the source 16 and the drain 17 are formed by implanting P-type impurity ions into the second polycrystalline silicon 14 using the selectively exposed and developed third photosensitive film 15 as a mask. After that, the third photosensitive film 15 is removed.
여기서 P형 불순물 이온이 주입되지 않은 상기 제 2 다결정 실리콘(14)중 상기 게이트 전극(12)상에 위치된 영역은 채널 영역(18)으로서의 기능을 하고, 상기 채널 영역(18)과 드레인(17)사이의 영역는 오프셋 영역(19)으로서의 기능을 한다.Herein, a region of the second polycrystalline silicon 14 to which the P-type impurity ions are not implanted is positioned on the gate electrode 12 to function as a channel region 18, and the channel region 18 and the drain 17 The area between) functions as the offset area 19.
그러나 종래의 박막 트랜지스터 및 그의 제조 방법은 오프셋 영역 형성시 마스크를 사용하므로 정확한 얼라인(Align)이 요구되며 채널과 소오스/드레인의 다결정 실리콘의 두께가 같으므로 소오스/드레인의 저항이 크다는 문제점이 있었다.However, the conventional thin film transistor and its manufacturing method require a precise alignment because a mask is used to form the offset region, and the source / drain resistance is large because the thickness of the polycrystalline silicon of the channel and the source / drain is the same. .
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 채널 영역을 제외한 오프셋 영역 및 채널 영역 형성용 다결정 실리콘상에 고농도 P형 불순물이 도핑된 다결정 실리콘을 형성하여 공정이 단순화되고 채널과의 다결정 실리콘 두께가 서로 다른 소오스 및 드레인을 형성하는 박막 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the process is simplified by forming polycrystalline silicon doped with a high concentration of P-type impurities on the offset region except the channel region and the polycrystalline silicon for channel region formation, and the thickness of the polycrystalline silicon with the channel It is an object of the present invention to provide a thin film transistor and a method for manufacturing the same, which form different sources and drains.
도 1a 내지 도 1d 는 종래 기술에 따른 박막 트랜지스터의 제조 방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a thin film transistor according to the prior art.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터를 나타낸 구조 단면도2 is a cross-sectional view illustrating a thin film transistor according to an exemplary embodiment of the present invention.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 공정 단면도3A to 3E are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
31: 절연 기판 32: 제 1 다결정 실리콘31: insulating substrate 32: first polycrystalline silicon
33: 제 1 산화막 34: 제 2 다결정 실리콘33: first oxide film 34: second polycrystalline silicon
35: 제 2 감광막 36: 제 2 산화막35: second photosensitive film 36: second oxide film
37: 게이트 전극37: gate electrode
본 발명의 박막 트랜지스터는 소오스/드레인 영역, 오프셋 영역과, 채널 영역이 각각 정의된 절연 기판, 상기 절연 기판상에 형성된 제 1 도전층, 상기 제 1 도전층상의 오프셋 영역과 채널 영역 및 채널 영역의 인접한 영역에 형성된 절연막의 제 1 패턴, 상기 채널 영역을 제외한 상기 절연막과 제 1 도전층상에 형성되며 고농도 불순물이 도핑된 제 2 도전층을 포함하여 상기 제 2 도전층의 불순물이 확산된 제 1 도전층으로 형성되는 소오스/드레인, 상기 제 2 도전층 표면상에 형성되며 상기 절연막의 제 1 패턴과 연결된 절연막의 제 2 패턴과, 상기 절연막상의 오프셋 영역과 채널 영역 및 소오스 영역 일부분에 형성된 게이트 전극을 포함하여 구성됨을 특징으로 한다.The thin film transistor of the present invention includes an insulating substrate having a source / drain region, an offset region, and a channel region defined therein, a first conductive layer formed on the insulating substrate, an offset region on the first conductive layer, a channel region, and a channel region. A first pattern including a first pattern of an insulating layer formed in an adjacent region, a second conductive layer formed on the insulating layer and the first conductive layer except for the channel region and doped with a high concentration of impurities, and having the impurities of the second conductive layer diffused A source / drain formed of a layer, a second pattern of an insulating layer formed on a surface of the second conductive layer, and connected to the first pattern of the insulating layer, and a gate electrode formed in an offset region, a channel region, and a portion of the source region on the insulating layer. Characterized in that configured to include.
그리고, 본 발명의 박막 트랜지스터의 제조 방법은 소오스/드레인 영역, 오프셋 영역과, 채널 영역이 각각 정의된 절연 기판상에 제 1 도전층을 형성하는 단계, 상기 제 1 도전층상의 오프셋 영역과 채널 영역 및 채널 영역의 인접한 영역에 제 1 절연막을 형성하는 단계, 상기 채널 영역을 제외한 상기 제 1 절연막과 제 1 도전층상에 고농도 불순물이 도핑된 제 2 도전층을 형성하여 상기 제 2 도전층과 제 2 도전층의 불순물이 확산된 제 1 도전층으로 소오스/드레인을 형성하는 단계, 상기 제 2 도전층을 마스크로 채널 영역에 문턱 전압 조절 이온을 주입하고, 상기 제 1 절연막을 제거하는 단계, 상기 노출된 제 1 도전층상과 상기 제 2 도전층 표면상에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막상의 오프셋 영역과 채널 영역 및 소오스 영역 일부분에 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In the method of manufacturing a thin film transistor of the present invention, forming a first conductive layer on an insulating substrate having source / drain regions, an offset region, and a channel region defined therein, an offset region and a channel region on the first conductive layer. And forming a first insulating layer in an adjacent region of the channel region, and forming a second conductive layer doped with a high concentration of impurities on the first insulating layer and the first conductive layer except for the channel region to form the second conductive layer and the second conductive layer. Forming a source / drain with a first conductive layer in which impurities of the conductive layer are diffused, implanting threshold voltage regulating ions into a channel region using the second conductive layer as a mask, and removing the first insulating layer; Forming a second insulating film on the first conductive layer and the surface of the second conductive layer, and forming a portion of an offset region, a channel region, and a source region on the second insulating layer. Including the step of forming the electrode site is characterized by true.
상기와 같은 본 발명에 따른 박막 트랜지스터 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the thin film transistor and a method of manufacturing the same according to the present invention as follows.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터를 나타낸 구조 단면도이고, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.2 is a cross-sectional view illustrating a thin film transistor according to an exemplary embodiment of the present invention, and FIGS. 3A to 3E are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
본 발명의 실시예에 따른 박막 트랜지스터는 도 2에서와 같이, 소오스/드레인 영역, 오프셋영역과, 채널영역이 각각 정의된 절연 기판(31)상에 형성된 제 1 다결정 실리콘(32), 상기 제 1 다결정 실리콘(32)상의 오프셋영역과 채널영역 및 채널영역의 인접한 영역에 형성된 제 2 산화막(36)의 제 1 패턴, 채널영역을 제외한 상기 제 2 산화막(36)의 제 1 패턴을 포함한 제 1 다결정 실리콘(32)상에 형성되며 고농도 P형 불순물이 도핑(Doping)된 제 2 다결정 실리콘(34), 상기 제 2 다결정 실리콘(34) 표면상에 형성되며 상기 제 2 산화막(36)의 제 1 패턴과 연결된 제 2 산화막(36)의 제 2 패턴과, 상기 제 2 산화막(36)상의 오프셋영역과 채널영역 및 소오스 영역 일부분에 형성된 게이트 전극(37)으로 구성된다.As shown in FIG. 2, a thin film transistor according to an exemplary embodiment of the present invention may include a first polycrystalline silicon 32 and a first polycrystalline silicon 32 formed on an insulating substrate 31 having a source / drain region, an offset region, and a channel region defined therein. A first polycrystal including a first pattern of the second oxide film 36 formed in the offset region and the channel region and the adjacent region of the channel region on the polycrystalline silicon 32 and the first pattern of the second oxide film 36 except for the channel region. The second polycrystalline silicon 34 formed on the silicon 32 and doped with high concentration P-type impurities, and the first pattern of the second oxide film 36 formed on the surface of the second polycrystalline silicon 34. And a second pattern of the second oxide film 36 connected to the gate electrode 37 and a gate electrode 37 formed in a portion of an offset region, a channel region, and a source region on the second oxide layer 36.
여기서, 상기 고농도 불순물이 도핑된 제 2 다결정 실리콘(34)을 포함하여 상기 제 2 다결정 실리콘(34)의 불순물이 확산된 제 1 다결정 실리콘(32)으로 소오스/드레인이 형성된다.Here, the source / drain is formed of the first polycrystalline silicon 32 in which the impurities of the second polycrystalline silicon 34 are diffused, including the second polycrystalline silicon 34 doped with the high concentration impurity.
본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은 도 3a 에서와 같이, 소오스/드레인 영역, 오프셋영역과, 채널영역이 각각 정의된 절연 기판(31)상에 제 1 다결정 실리콘(32), 제 1 산화막(33)과, 제 1 감광막을 형성한 후, 상기 제 1 감광막을 오프셋영역과 채널영역 및 채널영역의 인접한 영역에만 남도록 선택적으로 노광 및 현상한다.In the method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention, as shown in FIG. After the first oxide film 33 and the first photoresist film are formed, the first photoresist film is selectively exposed and developed so as to remain only in the offset region, the channel region and the adjacent region of the channel region.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 산화막(33)을 선택적으로 식각한 다음, 상기 제 1 감광막을 제거한다.The first oxide film 33 is selectively etched using the selectively exposed and developed first photosensitive film as a mask, and then the first photosensitive film is removed.
도 3b 에서와 같이, 상기 식각된 제 1 산화막(33)을 포함하여 전면에 제 2 다결정 실리콘(34)을 형성한다.As shown in FIG. 3B, the second polycrystalline silicon 34 is formed on the entire surface by including the etched first oxide layer 33.
이때, 상기 제 2 다결정 실리콘(34)은 소오스/드레인 형성용으로써 고농도 P형 불순물이 도핑되어 있다.At this time, the second polycrystalline silicon 34 is doped with a high concentration P-type impurity for source / drain formation.
도 3c 에서와 같이, 상기 제 2 다결정 실리콘(34)상에 제 2 감광막(35)을 도포하고, 상기 제 2 감광막(35)을 채널 영역에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 3C, a second photosensitive film 35 is coated on the second polycrystalline silicon 34, and the second photosensitive film 35 is selectively exposed and developed to be removed only in the channel region.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(35)을 마스크로 그리고 상기 제 1 산화막(33)을 에치 스톱퍼(Etch Stoper)로 이용하여 상기 제 2 다결정 실리콘(34)을 선택적으로 식각한다.The second polycrystalline silicon 34 is selectively etched using the selectively exposed and developed second photosensitive layer 35 as a mask and the first oxide layer 33 as an etch stoper.
이어, 상기 선택적으로 노광 및 현상된 제 2 감광막(35)과 상기 선택적으로 식각된 제 2 다결정 실리콘(34)을 마스크로 상기 채널영역의 제 1 다결정 실리콘(32)에 문턱 전압 조절 이온을 주입한다.Subsequently, threshold voltage control ions are implanted into the first polycrystalline silicon 32 of the channel region using the selectively exposed and developed second photosensitive layer 35 and the selectively etched second polycrystalline silicon 34 as a mask. .
여기서, 상기 문턱 전압 조절 이온을 도 3a의 공정에서 상기 제 1 산화막(33)을 형성하기 전에 전면에 주입할 수도 있다.Here, the threshold voltage regulating ions may be implanted into the entire surface before the first oxide layer 33 is formed in the process of FIG. 3A.
도 3d 에서와 같이, 상기 제 2 감광막(35)과 제 1 산화막(33)을 제거한 후, 상기 식각된 제 2 다결정 실리콘(34) 표면상을 포함하여 전면에 제 2 산화막(36)을 형성한다.As shown in FIG. 3D, after the second photoresist film 35 and the first oxide film 33 are removed, a second oxide film 36 is formed on the entire surface including the etched second polycrystalline silicon 34 surface. .
도 3e 에서와 같이, 상기 제 2 산화막(36)상에 제 3 다결정 실리콘과 제 3 감광막을 형성하고, 상기 제 3 감광막을 게이트 전극이 형성될 부위만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 3E, a third polycrystalline silicon and a third photosensitive film are formed on the second oxide film 36, and the third photosensitive film is selectively exposed and developed so that only the portion where the gate electrode is to be formed remains.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 3 다결정 실리콘을 선택적으로 식각하여 게이트 전극(37)을 형성한 다음, 상기 제 3 감광막을 제거한다.The third polycrystalline silicon is selectively etched using the selectively exposed and developed third photoresist film to form a gate electrode 37, and then the third photoresist film is removed.
상기와 같은 공정에서 상기 제 2 다결정 실리콘(34)의 고농도 P형 불순물이 상기 제 1 다결정 실리콘(32)에 확산되므로 상기 제 2 다결정 실리콘(34)과 고농도 P형 불순물이 확산된 제 1 다결정 실리콘(32)으로 이루어진 소오스 및 드레인을 형성한다.In the above process, since the high concentration P-type impurities of the second polycrystalline silicon 34 are diffused into the first polycrystalline silicon 32, the first polycrystalline silicon in which the second polycrystalline silicon 34 and the high concentration P-type impurities are diffused. A source and a drain consisting of 32 are formed.
본 발명의 박막 트랜지스터 및 그의 제조 방법은 채널영역을 제외한 오프셋영역 및 채널영역 형성용 다결정 실리콘상에 고농도 P형 불순물이 도핑된 다결정 실리콘을 형성하여 소오스 및 드레인을 형성하므로, 마스크를 사용하지 않고 오프셋영역이 형성되어 공정이 단순화되고 채널과 소오스/드레인의 다결정 실리콘의 두께가 서로 달라 소오스/드레인의 저항이 작아지므로 소자의 특성을 향상시키는 효과가 있다.The thin film transistor of the present invention and its manufacturing method form a source and a drain by forming polycrystalline silicon doped with a high concentration of P-type impurities on the offset region except the channel region and the polycrystalline silicon for channel region formation, and thus do not use a mask. Since the region is formed to simplify the process and the thicknesses of the polycrystalline silicon of the channel and the source / drain are different from each other, the resistance of the source / drain is reduced, thereby improving the device characteristics.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048906A KR100282428B1 (en) | 1998-11-14 | 1998-11-14 | Thin film transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048906A KR100282428B1 (en) | 1998-11-14 | 1998-11-14 | Thin film transistor and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000032452A KR20000032452A (en) | 2000-06-15 |
| KR100282428B1 true KR100282428B1 (en) | 2001-02-15 |
Family
ID=19558388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980048906A KR100282428B1 (en) | 1998-11-14 | 1998-11-14 | Thin film transistor and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100282428B1 (en) |
-
1998
- 1998-11-14 KR KR1019980048906A patent/KR100282428B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000032452A (en) | 2000-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5488005A (en) | Process for manufacturing an offset gate structure thin film transistor | |
| KR0132490B1 (en) | Fabrication method of trt | |
| KR100298438B1 (en) | Thin film transistor and method for manufacturing the same | |
| KR100257070B1 (en) | Thin film transistor and method fabricating the same | |
| KR19990055456A (en) | Thin film transistor and its manufacturing method | |
| KR100331845B1 (en) | Method for fabricating of thin film transistor | |
| KR100282428B1 (en) | Thin film transistor and method of manufacturing the same | |
| KR100292044B1 (en) | Method for manufacturing liquid crystal display | |
| KR100257072B1 (en) | Thin film transistor and method for fabrication the same | |
| KR100304910B1 (en) | Method for manufacturing thin film transistor | |
| KR100425164B1 (en) | thin film transistor and method for manufacturing the same | |
| KR19990069283A (en) | Semiconductor device and manufacturing method thereof | |
| KR100360873B1 (en) | Method for manufacturing thin film transistor | |
| KR0180135B1 (en) | Fabrication method of semiconductor device | |
| KR0136477B1 (en) | Thin film transistor | |
| KR100242378B1 (en) | Manufacturing method of gate for a field effect transistor | |
| KR100300862B1 (en) | Method for fabricating tft | |
| KR100192322B1 (en) | Fabrication method of thin film transistor | |
| KR960006111B1 (en) | Thin film transistor manufacturing process | |
| JP2754184B2 (en) | Thin film transistor and method of manufacturing the same | |
| KR0172845B1 (en) | Structure of semiconductor device | |
| KR100252754B1 (en) | Thin film transistor and the manufacturing method thereof | |
| KR100232188B1 (en) | Manufacture of thin film transistor | |
| KR0186188B1 (en) | Structure of thin film transistor and its manufacture | |
| KR100284308B1 (en) | How to make static ram cells |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081027 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |