KR100282229B1 - Semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리에 관한 것으로, 다수개의 뱅크로 구성되는 메모리 셀 어레이의 각각의 뱅크를 대상을 서로 다른 테스트가 수행될 수 있도록 하는데 그 목적이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and an object thereof is to allow different tests to be performed on each bank of a memory cell array including a plurality of banks.
이와 같은 목적의 본 발명은 메모리 셀 어레이와 제 1 내지 제 6 제어부, 제 1 내지 제 2 전달수단을 포함하여 이루어진다. 메모리 셀 어레이는 다수개의 뱅크로 이루어진다. 제 1 제어부는 리드/라이트 제어신호를 발생시킨다. 제 2 제어부는 테스트 모드 제어신호와 노멀 모드 제어신호를 발생시킨다. 제 3 제어부는 리드/라이트 제어신호와 노멀 모드 제어신호에 의해 활성화되어 노멀 어드레스를 발생시킨다. 제 4 제어부는 리드/라이트 제어신호와 테스트 모드 제어신호에 의해 활성화되어 테스트 어드레스를 발생시킨다. 제 1 전달수단은 다수개가 구비되며, 테스트 모드 제어신호에 의해 제어되어 노멀 어드레스와 테스트 어드레스 가운데 하나를 다수개의 뱅크로 출력한다. 제 5 제어부는 리드/라이트 제어신호와 노멀 모드 제어신호에 의해 활성화되어 노멀 데이터의 입출력을 제어한다. 제 6 제어부는 리드/라이트 제어신호와 테스트 모드 제어신호에 의해 활성화되어 테스트 데이터의 입력과 출력을 제어한다. 제 2 전달수단은 다수개가 구비되며, 리드/라이트 제어신호와 테스트 모드 제어신호에 의해 제어되고, 노멀 데이터와 테스트 데이터 가운데 하나를 다수 개의 뱅크 가운데 하나로 전달하며, 뱅크에서 출력되는 노멀 데이터 또는 테스트 데이터가 입력된다.The present invention for this purpose comprises a memory cell array, first to sixth control unit, and first to second transfer means. The memory cell array consists of a plurality of banks. The first controller generates a read / write control signal. The second controller generates a test mode control signal and a normal mode control signal. The third controller is activated by the read / write control signal and the normal mode control signal to generate a normal address. The fourth controller is activated by the read / write control signal and the test mode control signal to generate a test address. A plurality of first transfer means are provided and controlled by a test mode control signal to output one of a normal address and a test address to a plurality of banks. The fifth controller is activated by the read / write control signal and the normal mode control signal to control input / output of the normal data. The sixth controller is activated by the read / write control signal and the test mode control signal to control the input and output of the test data. A plurality of second transfer means is provided, controlled by the read / write control signal and the test mode control signal, and transfer one of the normal data and the test data to one of the plurality of banks, and the normal data or the test data output from the bank. Is input.
Description
본 발명은 반도체 메모리에 관한 것으로, 특히 멀티 뱅크 구조의 메모리 셀 어레이를 갖는 반도체 메모리에 관한 것이다.The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory having a memory cell array of a multi-bank structure.
반도체 메모리의 테스트는 메모리 테스터라는 측정 시스템을 이용하여 DC, AC 및 기능 테스트(function test) 의 3가지 특성을 측정한다. DC 테스트는 각 핀마다에 전압을 인가하고 전류를 측정하거나 전류를 인가하고 전압을 측정하여 칩 내부에 전원 배선의 안정성, 소모 전류 및 누설 전류 등을 측정한다. DC 특성의 평가 시간은 다른 측정에 소요되는 시간보다 짧아서 초기에 측정함으로써 전체 테스트 시간을 단축시킨다.Testing of semiconductor memory measures three characteristics: DC, AC, and function tests using a measurement system called a memory tester. In each DC test, a voltage is applied to each pin and a current is measured or a current is applied and the voltage is measured to measure the stability, power consumption, and leakage current of the power wiring inside the chip. The evaluation time of the DC characteristics is shorter than the time required for other measurements, thus reducing the overall test time by measuring initially.
AC 테스트는 입력 단자에 펄스 신호를 주었을 때 출력 신호의 상승 시간과 하강 시간 및 로직 HIGH의 레벨(VOH)과 로직 LOW의 레벨(VOL), 입력시 LOW로 인식하는 레벨(VIL)과 HIGH로 인식하는 레벨(VIH), 입출력 전달 지연시간, 액세스 시간 등의 동적 특성을 측정 평가한다. 이때 테스트 패턴 발생기에서 생성된 각종 테스트 패턴을 이용해서 기능 테스트도 동시에 수행하게 된다.When the AC test is applied to the input terminal, the rise time and fall time of the output signal, the level of logic HIGH (V OH ) and the level of logic LOW (V OL ), and the level recognized as LOW at input (V IL ) and Dynamic characteristics such as the level (V IH ) recognized as HIGH, input / output propagation delay time, and access time are measured and evaluated. At this time, the functional test is also simultaneously performed using various test patterns generated by the test pattern generator.
특히, 기능 테스트는 AC 테스트의 일종으로, 메모리의 실제 동작 상황에 맞추어 데이터의 리드/라이트 기능을 조사하는 것이다. 이것은 테스트 패턴 발생기로부터 메모리에 입력 패턴을 주고 메모리 출력과 테스트 패턴 발생기의 예상 패턴을 비교 회로를 통해 비교한다. 또한 메모리에 인가되는 전압을 바꾸어 가면서 메모리가 정상적으로 동작하는 영역을 확인하고 또한 라이트 시의 전압과 리드 시의 전압을 서로 다르게 하는 전압 변동 테스트도 진행한다. 전원전압, 입력 레벨, 클럭 신호의 타이밍 설정치 등의 각종 조건을 바꾸어 가면서 각종 테스트 패턴에 따른 평가를 실시한다. 특히 디스터브 테스트는 소프트 에러를 검출하는 테스트 패턴을 이용하는 것으로 정상적으로 동작하는 셀들에 대하여 동일 어드레스를 반복적으로 리드함에 따라 주변의 셀 정보가 바뀌는지를 검사한다. 또한 제품 출하 직전에 실시하는 최종 테스트에서는 액세스 타임을 정확히 측정하여 고속 제품과 저속 제품을 분류하는데 이용된다.In particular, the functional test is a kind of AC test, which examines the read / write function of the data according to the actual operation of the memory. This gives an input pattern to the memory from the test pattern generator and compares the memory output with the expected pattern of the test pattern generator through a comparison circuit. Also, by changing the voltage applied to the memory, it checks the region in which the memory operates normally, and also performs a voltage fluctuation test for different voltages at the time of writing and voltage at the time of reading. The evaluation is performed according to various test patterns while changing various conditions such as power supply voltage, input level, and timing setting value of the clock signal. In particular, the disturb test uses a test pattern that detects a soft error and checks whether peripheral cell information changes as the same address is repeatedly read for cells that normally operate. In the final test just before shipping, the access time is accurately measured and used to classify high and low speed products.
도 1은 종래의 반도체 메모리의 블록도이다.1 is a block diagram of a conventional semiconductor memory.
도 1에 나타낸 바와 같이 메모리 셀 어레이는 모두 n개의 뱅크(118)로 구성된다.As shown in FIG. 1, the memory cell array is composed of all n banks 118.
리드/라이트 제어부(102)는 클럭 신호와 칩 셀렉트 신호 등 외부 핀을 통하여 입력되는 여러 가지 제어신호를 입력받아 메모리의 기본적인 리드/라이트 동작에 필요한 리드/라이트 제어신호를 발생시킨다.The read / write control unit 102 receives various control signals input through external pins such as a clock signal and a chip select signal to generate read / write control signals necessary for basic read / write operations of the memory.
테스트 모드 제어부(108)는 테스트 모드일 때와 정상 동작 모드일 때를 구분하기 위한 테스트 모드 제어신호와 노멀 모드 제어신호를 발생시킨다.The test mode controller 108 generates a test mode control signal and a normal mode control signal for distinguishing between the test mode and the normal operation mode.
어드레스 제어부(104)는 리드/라이트 제어부(102)에서 출력되는 리드/라이트 제어신호와 테스트 모드 제어부(108)에서 출력되는 노멀 모드 제어신호에 의해 활성화되어 노멀 어드레스를 발생시킨다. 이 노멀 어드레스는 정상 동작 모드에서 데이터의 리드/라이트에 사용되는 어드레스이다.The address control unit 104 is activated by the read / write control signal output from the read / write control unit 102 and the normal mode control signal output from the test mode control unit 108 to generate a normal address. This normal address is an address used for reading / writing of data in the normal operation mode.
테스트 모드 어드레스 제어부(106)는 리드/라이트 제어부(102)에서 출력되는 리드/라이트 제어신호와 테스트 모드 제어부(108)에서 출력되는 테스트 모드 제어신호에 의해 활성화되어 테스트 어드레스를 발생시킨다. 테스트 어드레스는 정상 동작 모드가 아닌 테스트 모드에서 사용되는 어드레스이다.The test mode address control unit 106 is activated by the read / write control signal output from the read / write control unit 102 and the test mode control signal output from the test mode control unit 108 to generate a test address. The test address is an address used in the test mode other than the normal operation mode.
어드레스 제어부(104)에서 발생한 노멀 어드레스와 테스트 모드 어드레스 제어부(106)에서 발생한 각각의 어드레스는 멀티플렉서(110)에 입력된다. 이 멀티플렉서(110)는 테스트 모드 제어부(108)에서 출력되는 테스트 모드 제어신호에 의해 제어되어, 정상동작 모드인 경우에는 노멀 어드레스를 출력하고 테스트 모드인 경우에는 테스트 어드레스를 출력한다. 멀티플렉서(110)에서 출력되는 어드레스는 메모리 셀 어레이의 각 뱅크(118)에 전달된다.The normal address generated in the address controller 104 and each address generated in the test mode address controller 106 are input to the multiplexer 110. The multiplexer 110 is controlled by a test mode control signal output from the test mode control unit 108, and outputs a normal address in the normal operation mode and a test address in the test mode. The address output from the multiplexer 110 is transferred to each bank 118 of the memory cell array.
데이터 입출력 제어부(112)는 리드/라이트 제어부(102)에서 출력되는 리드/라이트 제어신호와 테스트 모드 제어부(108)에서 출력되는 노멀 모드 제어신호에 의해 활성화되어 노멀 데이터의 입출력을 제어한다. 이 데이터 입출력 제어부(112)에서는 정상동작 모드에서 리드 또는 라이트 되는 데이터를 제어하므로, 외부로부터 입력되는 데이터 또는 각 뱅크에서 리드한 데이터가 외부 데이터 입출력 단자(D)를 통하여 상호 전달될 수 있도록 제어한다.The data input / output controller 112 is activated by the read / write control signal output from the read / write control unit 102 and the normal mode control signal output from the test mode control unit 108 to control input / output of normal data. Since the data input / output control unit 112 controls data read or written in the normal operation mode, data input from the outside or data read from each bank can be transferred to each other through the external data input / output terminal D. .
테스트 모드 데이터 입출력 제어부(114)는 리드/라이트 제어부(102)에서 출력되는 리드/라이트 제어신호와 테스트 모드 제어부(108)에서 출력되는 테스트 모드 제어신호에 의해 활성화되어 테스트 데이터의 입력과 출력을 제어한다. 이 테스트 모드 데이터 입출력 제어부(114)에서는 테스트 모드에서 필요한 데이터의 입출력을 제어한다.The test mode data input / output controller 114 is activated by the read / write control signal output from the read / write control unit 102 and the test mode control signal output from the test mode control unit 108 to control input and output of test data. do. The test mode data input / output control unit 114 controls the input / output of data required in the test mode.
멀티플렉서/디멀티플렉서(116)는 리드/라이트 제어부(102)에서 출력되는 리드/라이트 제어신호와 테스트 모드 제어부(108)에서 출력되는 테스트 모드 제어신호에 의해 제어되어 데이터 입출력 제어부(112)와 각 뱅크(118) 사이에 노멀 데이터의 전달이 이루어지도록 하고, 또 테스트 모드 데이터 입출력 제어부(114)와 각 뱅크 사이에 테스트 데이터의 전달이 이루어지도록 한다.The multiplexer / demultiplexer 116 is controlled by the read / write control signal output from the read / write control unit 102 and the test mode control signal output from the test mode control unit 108 to control the data input / output control unit 112 and each bank ( Normal data is transferred between the 118 and the test data is transferred between the test mode data input / output controller 114 and each bank.
그러나 이와 같은 종래의 반도체 메모리에서는 특정한 테스트 모드가 설정되면 메모리 셀의 모든 뱅크가 설정된 테스트 모드에 따라 제어되어 테스트가 수행된다. 따라서 다수개의 뱅크 가운데 일부 특정 뱅크를 대상으로 목적하는 테스트를 수행할 때 테스트가 수행되지 않는 뱅크는 정상적으로 동작하지 못할 뿐만 아니라 다른 테스트를 수행하는 것도 불가능하다. 따라서 각각의 뱅크를 대상으로 서로 다른 테스트를 수행하기 위해서는 그만큼 많은 테스트 시간이 소요될 수밖에 없다.However, in such a conventional semiconductor memory, when a specific test mode is set, all banks of the memory cells are controlled according to the set test mode to perform a test. Therefore, when a target test is performed on some specific banks among a plurality of banks, a bank in which the test is not performed may not be normally operated, nor may it be possible to perform other tests. Therefore, it is necessary to take a lot of test time to perform different tests for each bank.
따라서 본 발명은 다수개의 뱅크로 구성되는 메모리 셀 어레이의 각각의 뱅크를 대상을 서로 다른 테스트가 수행될 수 있도록 하는데 그 목적이 있다.Accordingly, an object of the present invention is to allow different tests to be performed on each bank of a memory cell array including a plurality of banks.
이와 같은 목적의 본 발명은 메모리 셀 어레이와 제 1 내지 제 6 제어부, 제 1 내지 제 2 전달수단을 포함하여 이루어진다.The present invention for this purpose comprises a memory cell array, first to sixth control unit, and first to second transfer means.
메모리 셀 어레이는 다수개의 뱅크로 이루어진다.The memory cell array consists of a plurality of banks.
제 1 제어부는 리드/라이트 제어신호를 발생시킨다.The first controller generates a read / write control signal.
제 2 제어부는 테스트 모드 제어신호와 노멀 모드 제어신호를 발생시킨다.The second controller generates a test mode control signal and a normal mode control signal.
제 3 제어부는 리드/라이트 제어신호와 노멀 모드 제어신호에 의해 활성화되어 노멀 어드레스를 발생시킨다.The third controller is activated by the read / write control signal and the normal mode control signal to generate a normal address.
제 4 제어부는 리드/라이트 제어신호와 테스트 모드 제어신호에 의해 활성화되어 테스트 어드레스를 발생시킨다.The fourth controller is activated by the read / write control signal and the test mode control signal to generate a test address.
제 1 전달수단은 다수개가 구비되며, 테스트 모드 제어신호에 의해 제어되어 노멀 어드레스와 테스트 어드레스 가운데 하나를 다수개의 뱅크로 출력한다.A plurality of first transfer means are provided and controlled by a test mode control signal to output one of a normal address and a test address to a plurality of banks.
제 5 제어부는 리드/라이트 제어신호와 노멀 모드 제어신호에 의해 활성화되어 노멀 데이터의 입출력을 제어한다.The fifth controller is activated by the read / write control signal and the normal mode control signal to control input / output of the normal data.
제 6 제어부는 리드/라이트 제어신호와 테스트 모드 제어신호에 의해 활성화되어 테스트 데이터의 입력과 출력을 제어한다.The sixth controller is activated by the read / write control signal and the test mode control signal to control the input and output of the test data.
제 2 전달수단은 다수개가 구비되며, 리드/라이트 제어신호와 테스트 모드 제어신호에 의해 제어되고, 노멀 데이터와 테스트 데이터 가운데 하나를 다수 개의 뱅크 가운데 하나로 전달하며, 뱅크에서 출력되는 노멀 데이터 또는 테스트 데이터가 입력된다.A plurality of second transfer means is provided, controlled by the read / write control signal and the test mode control signal, and transfer one of the normal data and the test data to one of the plurality of banks, and the normal data or the test data output from the bank. Is input.
도 1은 종래의 반도체 메모리의 블록도.1 is a block diagram of a conventional semiconductor memory.
도 2는 본 발명에 따른 반도체 메모리의 블록도.2 is a block diagram of a semiconductor memory in accordance with the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
102, 202 : 리드/라이트 제어부 104, 204 : 어드레스 제어부102, 202: read / write control unit 104, 204: address control unit
106, 206 : 테스트 모드 어드레스 제어부 108, 테스트 모드 제어부106,206: test mode address control unit 108, test mode control unit
110, 210 : 멀티플렉서 112, 212 : 데이터 입출력 제어부110, 210: multiplexer 112, 212: data input and output control unit
114, 214 : 테스트 모드 데이터 입출력 제어부 116, 216 : 멀티플렉서/디멀티플렉서114, 214: test mode data input / output controller 116, 216: multiplexer / demultiplexer
118, 218 : 뱅크118, 218: Bank
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 반도체 메모리의 블록도이다.The preferred embodiment of the present invention thus made will be described with reference to FIG. 2 as follows. 2 is a block diagram of a semiconductor memory according to the present invention.
도 2에 나타낸 바와 같이 메모리 셀 어레이는 모두 n개의 뱅크(218)로 구성된다.As shown in FIG. 2, the memory cell array is composed of all n banks 218.
리드/라이트 제어부(202)는 클럭 신호와 칩 셀렉트 신호 등 외부 핀을 통하여 입력되는 여러 가지 제어신호를 입력받아 메모리의 기본적인 리드/라이트 동작에 필요한 리드/라이트 제어신호를 발생시킨다.The read / write control unit 202 receives various control signals input through external pins such as a clock signal and a chip select signal to generate read / write control signals necessary for basic read / write operations of the memory.
뱅크 테스트 모드 제어부(208)는 테스트 모드일 때와 정상 동작 모드일 때를 구분하기 위한 테스트 모드 제어신호와 노멀 모드 제어신호를 발생시킨다. 본 발명에 따른 뱅크 테스트 모드 제어부(208)에서 출력되는 테스트 모드 제어신호는 일반적인 테스트 모드와 정상 동작 모드를 구분하는 것뿐만 아니라 각각의 뱅크에 서로 다른 테스트가 이루어질 수 있도록 타이밍과 테스트 패턴의 생성 등을 제어한다.The bank test mode control unit 208 generates a test mode control signal and a normal mode control signal for distinguishing between the test mode and the normal operation mode. The test mode control signal output from the bank test mode control unit 208 according to the present invention not only distinguishes between the normal test mode and the normal operation mode, but also generates timing and test patterns such that different tests can be performed in each bank. To control.
어드레스 제어부(204)는 리드/라이트 제어부(202)에서 출력되는 리드/라이트 제어신호와 뱅크 테스트 모드 제어부(208)에서 출력되는 노멀 모드 제어신호에 의해 활성화되어 노멀 어드레스를 발생시킨다. 이 노멀 어드레스는 정상 동작 모드에서 데이터의 리드/라이트에 사용되는 어드레스이다.The address control unit 204 is activated by the read / write control signal output from the read / write control unit 202 and the normal mode control signal output from the bank test mode control unit 208 to generate a normal address. This normal address is an address used for reading / writing of data in the normal operation mode.
테스트 모드 어드레스 제어부(206)는 리드/라이트 제어부(202)에서 출력되는 리드/라이트 제어신호와 뱅크 테스트 모드 제어부(208)에서 출력되는 테스트 모드 제어신호에 의해 활성화되어 테스트 어드레스를 발생시킨다. 테스트 어드레스는 정상 동작 모드가 아닌 테스트 모드에서 사용되는 어드레스이다.The test mode address control unit 206 is activated by the read / write control signal output from the read / write control unit 202 and the test mode control signal output from the bank test mode control unit 208 to generate a test address. The test address is an address used in the test mode other than the normal operation mode.
어드레스 제어부(204)에서 발생한 노멀 어드레스와 테스트 모드 어드레스 제어부(206)에서 발생한 각각의 어드레스는 멀티플렉서(210)에 입력된다. 이 멀티플렉서(210)는 뱅크 테스트 모드 제어부(208)에서 출력되는 테스트 모드 제어신호에 의해 제어되어, 정상동작 모드인 경우에는 노멀 어드레스를 출력하고 테스트 모드인 경우에는 테스트 어드레스를 출력한다. 멀티플렉서(210)에서 출력되는 어드레스는 메모리 셀 어레이의 각 뱅크(218)에 전달된다.The normal address generated in the address controller 204 and each address generated in the test mode address controller 206 are input to the multiplexer 210. The multiplexer 210 is controlled by a test mode control signal output from the bank test mode control unit 208, and outputs a normal address in the normal operation mode and a test address in the test mode. The address output from the multiplexer 210 is transferred to each bank 218 of the memory cell array.
데이터 입출력 제어부(212)는 리드/라이트 제어부(202)에서 출력되는 리드/라이트 제어신호와 뱅크 테스트 모드 제어부(208)에서 출력되는 노멀 모드 제어신호에 의해 활성화되어 노멀 데이터의 입출력을 제어한다. 이 데이터 입출력 제어부(212)에서는 정상동작 모드에서 리드 또는 라이트 되는 데이터를 제어하므로, 외부로부터 입력되는 데이터 또는 각 뱅크에서 리드한 데이터가 외부 데이터 입출력 단자(D)를 통하여 상호 전달될 수 있도록 제어한다.The data input / output control unit 212 is activated by the read / write control signal output from the read / write control unit 202 and the normal mode control signal output from the bank test mode control unit 208 to control input / output of normal data. Since the data input / output control unit 212 controls the data read or written in the normal operation mode, the data input / output control unit 212 controls the data input from the outside or data read from each bank to be mutually transmitted through the external data input / output terminal D. .
테스트 모드 데이터 입출력 제어부(214)는 리드/라이트 제어부(202)에서 출력되는 리드/라이트 제어신호와 뱅크 테스트 모드 제어부(208)에서 출력되는 테스트 모드 제어신호에 의해 활성화되어 테스트 데이터의 입력과 출력을 제어한다. 이 테스트 모드 데이터 입출력 제어부(214)에서는 테스트 모드에서 필요한 데이터의 입출력을 제어한다.The test mode data input / output control unit 214 is activated by the read / write control signal output from the read / write control unit 202 and the test mode control signal output from the bank test mode control unit 208 to input and output test data. To control. The test mode data input / output control unit 214 controls the input / output of data required in the test mode.
멀티플렉서/디멀티플렉서(216)는 각 뱅크마다 하나씩 연결되어 있으며, 리드/라이트 제어부(202)에서 출력되는 리드/라이트 제어신호와 뱅크 테스트 모드 제어부(208)에서 출력되는 테스트 모드 제어신호에 의해 제어되어 데이터 입출력 제어부(212)와 각 뱅크(218) 사이에 노멀 데이터의 전달이 이루어지도록 하고, 또 테스트 모드 데이터 입출력 제어부(214)와 각 뱅크 사이에 테스트 데이터의 전달이 이루어지도록 한다.The multiplexer / demultiplexer 216 is connected to each bank one by one, and controlled by the read / write control signal output from the read / write control unit 202 and the test mode control signal output from the bank test mode control unit 208. Normal data is transferred between the input / output controller 212 and each bank 218, and test data is transferred between the test mode data input / output controller 214 and each bank.
이와 같은 본 발명에 따라, 각각의 뱅크를 대상으로 서로 다른 종류의 기능 테스트를 수행하는 것이 가능하다. 즉 일부 뱅크를 대상으로 하여 테스트 패턴 발생기로부터 메모리에 입력 패턴을 주고 메모리 출력과 테스트 패턴 발생기의 예상 패턴을 비교 회로를 통해 비교한다. 이와 동시에 다른 뱅크를 대상으로 전압을 바꾸어 인가하면서 뱅크의 정상 동작 영역을 확인하고 또한 라이트 시의 전압과 리드 시의 전압을 서로 다르게 하는 전압 변동 테스트도 진행한다. 뿐만 아니라 또 다른 뱅크를 대상으로 전원전압, 입력 레벨, 클럭 신호의 타이밍 설정치 등의 각종 조건을 바꾸어 가면서 각종 테스트 패턴에 따른 평가를 실시할 수 도 있다.According to the present invention, it is possible to perform different kinds of functional tests for each bank. In other words, some banks are subjected to input patterns from the test pattern generator to the memory, and the memory output and the expected patterns of the test pattern generator are compared through a comparison circuit. At the same time, voltage changes are applied to other banks to check the normal operating area of the bank, and a voltage fluctuation test is performed to different the voltage at the time of writing from the voltage at the time of reading. In addition, other banks can be evaluated according to various test patterns while changing various conditions such as power supply voltage, input level, and timing setting values of clock signals.
본 발명은 다수개의 뱅크로 구성되는 메모리 셀 어레이의 각각의 뱅크를 대상을 서로 다른 테스트가 수행될 수 있도록 함으로써 테스트에 소요되는 시간을 크게 단축시킬 수 있는 효과를 제공한다.The present invention provides an effect of greatly reducing the time required for a test by allowing different tests to be performed on a target of each bank of a memory cell array including a plurality of banks.
Claims (2)
Priority Applications (1)
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|---|---|---|---|
| KR1019980057817A KR100282229B1 (en) | 1998-12-23 | 1998-12-23 | Semiconductor memory |
Applications Claiming Priority (1)
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| KR1019980057817A KR100282229B1 (en) | 1998-12-23 | 1998-12-23 | Semiconductor memory |
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Family Applications (1)
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Families Citing this family (1)
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1998
- 1998-12-23 KR KR1019980057817A patent/KR100282229B1/en not_active IP Right Cessation
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| KR20000041811A (en) | 2000-07-15 |
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