KR100230373B1 - Merged input/output data test circuit - Google Patents
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Abstract
고주파에서 체크가 용이하도록 하는 통합된 입출력 데이터 테스트 회로를 개시한다. 다수개의 입출력 데이터들을 통합하여 테스트하는 반도체 메모리 장치에 있어서, 상기 테스트시 사용되는 데이터 패턴을 나타내는 데이터 패턴 모드 신호(MODE), 상기 테스트가 통합된 입출력 테스트 모드임을 알리는 통합 입출력 모드 신호(MDQ) 및 궤환되는 출력 데이터(DOI, DOIB)를 입력으로 하는 모드선택부; 상기 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B) 및 상기 통합 입출력 모드 신호(MDQ)을 입력으로 해서 상기 입출력 데이터들을 비교하여 대표 입출력 데이터(DBIB)를 발생하고 비교결과에 따라 통합제어신호를 발생하는 비교부; 상기 통합제어신호(PICOME)와 상기 대표 입출력 데이터(DBIB)를 수신하는 입력부; 상기 모드선택부의 출력신호 및 상기 입력부의 출력신호를 입력으로 하여 상기 출력 데이터(DOI, DOIB)를 출력하는 출력부로 구성된 것을 특징으로 하는 통합된 입출력 데이터 테스트 회로를 제공한다.An integrated input / output data test circuit is disclosed that facilitates checking at high frequencies. A semiconductor memory device for integrating and testing a plurality of input / output data, comprising: a data pattern mode signal MODE representing a data pattern used in the test, an integrated input / output mode signal MDQ indicating that the test is an integrated input / output test mode, and A mode selector for inputting output data DOI and DOIB to be fed back; The input / output data are compared with the plurality of input / output data DB0B, DB1B, DB2B, DB3B and the integrated input / output mode signal MDQ to generate representative input / output data DBIB, and an integrated control signal according to the comparison result. Comparing unit for generating; An input unit configured to receive the integrated control signal PICOME and the representative input / output data DBIB; And an output unit configured to output the output data DOI and DOIB by inputting an output signal of the mode selector and an output signal of the input unit.
Description
본 발명은 반도체 메모리 집적회로에 관한 것으로, 특히 통합된 입출력 데이터 테스트 회로에서 고주파 동작시에서도 테스트가 용이하도록 비교부, 모드선택부 및 출력부로 구성된 통합된 입출력 데이터 테스트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory integrated circuits, and more particularly, to an integrated input / output data test circuit including a comparator, a mode selector, and an output unit to facilitate testing even in high frequency operation in an integrated input / output data test circuit.
최근에 보다 많은 정보를 단일 메모리에 저장할 수 있도록 메모리의 집적도는 빠른 속도로 증가하고 있으며, 보다 많은 데이터를 동시에 처리하기 위한 방안, 즉 밴드폭(bandwidth)을 높이기 위한 방안이 다각도로 연구되고 있다.Recently, memory density is increasing at a high speed so that more information can be stored in a single memory, and a method for processing more data at the same time, that is, a method for increasing bandwidth, has been studied at various angles.
밴드폭을 향상시키기 위한 방안 중에서 가장 보편적이고 용이한 방안이 입출력 핀(PIN)을 증가 시켜 동시에 여러 비트의 데이터를 처리하는 방법이며, 이를 특히 바이트 와이드(bytewide) 제품이라 한다. 제품이 바이트 와이드해감에 따라서 밴드폭이 증가하게 되는 장점을 얻을 수 있으나 이에 반하여 핀수가 증가하게 된다.The most common and easy way to improve the bandwidth is to increase the input / output pin (PIN) to process multiple bits of data at the same time, especially byte wide products. As the product widens the byte wide, the bandwidth can be increased, but the pin count increases.
한편, 메모리를 테스트하는데 있어서 중요한 것은 한번에 테스트하는 메모리 수를 증가 시켜 비용을 최소화하는 것이다. 이와 같이 한 번에 다수의 메모리를 테스트하는 것을 병렬테스트(Parallel Test)라 한다. 하지만 테스트될 메모리의 입출력핀 수가 증가하게 되면 병렬 테스트(Parallel Test)가 가능한 메모리의 수는 감소하게 되며 이는 테스트 비용 상승을 유발하고 제조 원가를 상승시키게 된다.On the other hand, the important thing in testing memory is to minimize the cost by increasing the number of memory tested at a time. This test of multiple memories at one time is called a parallel test. However, as the number of I / O pins of the memory to be tested increases, the number of parallel tests can be reduced, which increases test costs and increases manufacturing costs.
이를 극복하기 위하여 여러 개의 입출력 회로부분을 한 개의 입출력 회로 부분으로 통합함으로서 병렬 테스트가 가능한 메모리의 수를 증가시키는 통합된 입출력 데이터 테스트 회로 방법이 사용되고 있다. 즉, 여러개 데이터 비트를 통합하여 테스트하는 방식으로 테스트 시간 및 비용의 부담을 줄이게 된다.In order to overcome this problem, an integrated input / output data test circuit method of increasing the number of memories capable of parallel testing by integrating several input / output circuit parts into one input / output circuit part has been used. In other words, testing by integrating multiple data bits reduces test time and cost.
기존의 통합된 입출력 데이터 테스트 회로에서는 대표되는 한 개의 입출력 회로의 출력값의 형식(Format)에 따라서 하이(Hi)-로우(Low) 방식과 하이(Hi)-로우(Low)-하이지(HiZ) 방식이 있다. 먼저, 하이(Hi)-로우(Low) 방식은 통합된 입출력 데이터의 리드시 각 입출력 데이터의 값을 비교하여 데이터의 하이(High), 로우(Low)에 무관하게 데이터가 모두 같으면 하이(High)를, 대표 입출력 패드를 통하여 출력하고, 데이터가 서로 틀리면 로우(low)를 출력한다. 하지만 통합된 데이터가 모두 실패(Fail)된 경우를 검출할 수 없다. 하이(hi)-로우(Low)-하이지(HiZ) 방식은 통합된 입출력 데이터의 리드시, 각 입출력의 값을 비교하여 데이터가 하이(High)로 같으면 하이(High)를, 로우(Low)로 같으면 로우(Low)를 대표 입출력 패드를 통하여 출력하고, 데이터가 서로 틀리면 출력(Dout) 드라이버를 구동하지 않아 하이지(HiZ)를 나타내게된다.In the existing integrated I / O data test circuit, the Hi-Low and Hi-Low-HiZ methods are dependent on the format of the output value of one representative input / output circuit. There is this. First, the Hi-Low method compares the values of each I / O data when reading the integrated I / O data, and if the data is the same regardless of the high and low of the data, High is high. Is output through the representative input / output pad, and low when the data is different from each other. However, it is not possible to detect when all the integrated data has failed. The Hi-Low-HiZ method compares the values of each I / O when reading the integrated I / O data, and if the data is the same as High, high and low. If it is the same, Low is output through the representative I / O pad, and if the data is different from each other, the output Dout driver is not driven to indicate HiZ.
그러나, 종래 기술에서는 하이(Hi)-로우(Low)-하이지(HiZ) 방식의 단점인 통합된 출력데이터(DQ)가 모두 실패(Fail)된 경우를 검출할 수 없는 경우는 없으나 하이지(HiZ)를 체크하는 것이 용이하지 않음으로써, 고주파(High Frequency) 체크 및 스피드 고정이 불가능하다는 단점을 가지고 있다.However, in the prior art, it is not possible to detect a case where all of the integrated output data DQ, which is a disadvantage of the Hi-Low-HiZ method, fail. Since it is not easy to check the high frequency (High Frequency) and has the disadvantage that it is impossible to fix the speed.
도 1은 종래 기술에 의한 통합된 입출력 데이터 테스트 회로를 나타낸다. 이를 참조하면, 다수개의 입출력 장치를 가지고 있는 반도체 집적회로에 있어서, 외부와 인터페이스 되는 입출력 장치 수를 줄여서 테스트를 효율을 향상시킬 수 있도록 테스트시 여러개의 입출력 데이터 라인들이 대표되는 하나의 입출력 데이터 라인에 공유되도록 구성된 통합된 입출력 데이터 테스트 회로를 나타낸다.1 shows an integrated input and output data test circuit according to the prior art. Referring to this, in a semiconductor integrated circuit having a plurality of input / output devices, in order to improve the test efficiency by reducing the number of input / output devices interfaced with the outside, a plurality of input / output data lines are represented in one input / output data line during the test. Represents an integrated input and output data test circuit configured to be shared.
출력신호(DOI) 라인으로 데이터 경로가 형성된다.The data path is formed by the output signal DOI line.
입출력 패드(미도시)로 데이터 경로가 형성된다. 이때 출력신호(DOI)는 기대되는(expected) 데이터와 비교되어 그 비교결과에 따라 양(Pass)/불량(Fail)을 판별하게 된다.Data paths are formed by input / output pads (not shown). At this time, the output signal DOI is compared with the expected data to determine a pass / fail according to the comparison result.
한편, 비교되는 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)이 기대되는 데이터와 다른 경우에는 통합제어신호(PICOME)는 로우(low)로 되어 데이터 출력신호(DOI) 및 상보 데이터 출력신호(DOIB) 둘다를 로우(low)레벨로 셋팅시킨다. 일반적으로, 출력신호(DOI,DOIB)는 입출력 버퍼(미도시)를 통하여 데이터 입출력 패드(미도시)로 전달되는 데, 로우레벨의 출력신호(DOIB)에 의하여 데이터 입출력 패드(미도시)는 하이지(Hi-Z) 상태가 된다. 이러한 하이지 상태는 고주파 동작에서 검출되는 데에 어려움이 있다.On the other hand, when the compared I / O data DB0B, DB1B, DB2B, and DB3B are different from the expected data, the integrated control signal PICOME becomes low, and thus the data output signal DOI and the complementary data output signal. (DOIB) Set both to low level. In general, the output signals DOI and DOIB are transmitted to the data input / output pads (not shown) through the input / output buffer (not shown), and the data input / output pads (not shown) are raised by the low level output signal DOIB. It becomes (Hi-Z) state. This high state is difficult to detect in high frequency operation.
이와 같은 통합된 입출력 데이터 테스트 회로에 따른 하이(Hi)-로우(low)-하이지(HiZ) 방식은 데이터 독출시 통합된 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)을 비교하는 과정에서 데이터들이 서로 틀리면 대표 입출력 데이터(DBIB) 라인과 연결되는 입출력 버퍼(미도시)를 구동하지 않음으로서, 데이터 입출력 패드(미도시)를 하이지(HiZ) 상태를 만들게 된다.The hi-low-high hiZ method according to the integrated input / output data test circuit compares the integrated input / output data DB0B, DB1B, DB2B, and DB3B when data is read. When different from each other, the input / output buffer (not shown) connected to the representative input / output data DBIB line is not driven, thereby making the data input / output pad (not shown) hi.
따라서, 종래의 통합된 입출력 데이터 테스트 회로는 외부 테스터기가 데이터 입출력 패드(미도시)의 하이지(HiZ) 상태를 검출하는 데에 많은 시간이 요구되며 특히 고주파에서는 그 검출이 불가능하여 통합된 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)의 양(Pass)/불량(Fail) 판단이 용이하지 않게 된다.Therefore, the conventional integrated input / output data test circuit requires a lot of time for the external tester to detect the HiZ state of the data input / output pad (not shown). In particular, the integrated input / output data cannot be detected at a high frequency. Pass / fail determination of (DB0B, DB1B, DB2B, DB3B) is not easy.
따라서, 본 발명의 목적은 통합된 데이터 테스트시 데이터 입출력 패드의 하이지 상태를 제거함으로서 고주파에서 통합된 입출력 데이터의 양/불량 체크가 가능하도록 하는 통합된 입출력 데이터 테스트 회로를 제공하는 것이다.Accordingly, it is an object of the present invention to provide an integrated input / output data test circuit that enables checking of good / bad data of integrated input / output data at high frequency by removing the high state of the data input / output pad during the integrated data test.
도 1은 종래 기술에 의한 통합된 입출력 데이터 테스트 회로를 나타낸다.1 shows an integrated input and output data test circuit according to the prior art.
도 2는 본 발명에 의한 통합된 입출력 데이터 테스트 회로의 개략도를 나타낸다.2 shows a schematic diagram of an integrated input / output data test circuit according to the present invention.
도 3은 본 발명에 의한 통합된 입출력 데이터 테스트 회로를 나타낸다.3 shows an integrated input / output data test circuit according to the present invention.
상기 목적을 달성하기 위하여 본 발명은, 다수개의 입출력 데이터들을 통합하여 테스트하는 반도체 메모리 장치에 있어서, 상기 테스트시 사용되는 데이터 패턴을 나타내는 데이터 패턴 모드 신호(MODE), 상기 테스트가 통합된 입출력 테스트 모드임을 알리는 통합 입출력 모드 신호(MDQ) 및 궤환되는 출력 데이터(DOI, DOIB)를 입력으로 하는 모드선택부; 상기 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B) 및 상기 통합 입출력 모드 신호(MDQ)을 입력으로 해서 상기 입출력 데이터들을 비교하여 대표 입출력 데이터(DBIB)를 발생하고 비교결과에 따라 통합제어신호를 발생하는 비교부; 상기 통합제어신호(PICOME)와 상기 대표 입출력 데이터(DBIB)를 수신하는 입력부; 상기 모드선택부의 출력신호 및 상기 입력부의 출력신호를 입력으로 하여 상기 출력 데이터(DOI, DOIB)를 출력하는 출력부로 구성된 것을 특징으로 하는 통합된 입출력 데이터 테스트 회로를 제공한다.In order to achieve the above object, the present invention provides a semiconductor memory device that integrates and tests a plurality of input and output data, comprising: a data pattern mode signal (MODE) indicating a data pattern used in the test, an input / output test mode in which the test is integrated A mode selection unit for inputting an integrated input / output mode signal (MDQ) and feedback output data (DOI, DOIB) indicating that it is input; The input / output data are compared with the plurality of input / output data DB0B, DB1B, DB2B, DB3B and the integrated input / output mode signal MDQ to generate representative input / output data DBIB, and an integrated control signal according to the comparison result. Comparing unit for generating; An input unit configured to receive the integrated control signal PICOME and the representative input / output data DBIB; And an output unit configured to output the output data DOI and DOIB by inputting an output signal of the mode selector and an output signal of the input unit.
상기 모드 선택부는 메모리에 쓰여지는 데이터 패턴에 따라 모드를 선택한다.The mode selector selects a mode according to a data pattern written in a memory.
상기 출력부는 선택된 모드에서 비교되는 데이터가 불량일 경우에 출력을 이전 데이터 또는 이전 데이터와 위상이 바뀐 데이터로 하는 출력한다.The output unit outputs the output as previous data or data whose phase is changed from the previous data when the data to be compared in the selected mode is defective.
본 발명의 바람직한 실시예는 통합제어신호(PICOME)를 입력으로 하는 제1 인버터(1); 상기 제1 인버터의 출력과 대표 입출력 데이터(DBIB)를 입력으로 하는 제1 NAND게이트(2); 상기 제1 NAND게이트(2)의 출력을 입력으로 하여 상기 대표 입출력 데이터(DBIB)를 래치하는 제2 인버터(5); 상기 제1 NAND게이트(2) 출력과 상기 제1 인버터(1)의 출력을 입력으로 하는 제2 NAND게이트(6); 데이터 패턴 모드 신호(MODE), 통합 입출력 모드 신호(MDQ) 및 궤환되는 출력 데이터(DOI)를 입력으로 하는 제3 NAND게이트(7); 데이터 패턴 모드 신호(MODE), 통합 입출력 모드 신호(MDQ) 및 궤환되는 출력 데이터(DOIB)를 입력으로 하는 제4 NAND게이트(8); 상기 제1 NAND게이트(2)의 출력, 상기 제3 NAND게이트(7)의 출력 및 하기하는 제6 NAND게이트(10) 출력을 입력으로 하는 제5 NAND게이트(9); 상기 제2 NAND게이트(6)의 출력, 상기 제4 NAND게이트(8)의 출력 및 상기 제5 NAND게이트(9)의 출력을 입력으로 하는 제6 NAND게이트(10); 상기 제5 NAND게이트(9)의 출력을 입력으로 하여 출력 데이터(DOI)를 출력하는 제3 인버터(11); 및 상기 제6 NAND게이트(10)의 출력을 입력으로 하여 출력 데이터(DOIB)를 출력하는 제4 인버터(12)로 구성되어진다.A preferred embodiment of the present invention includes a first inverter (1) for inputting an integrated control signal (PICOME); A first NAND gate 2 configured to receive an output of the first inverter and representative input / output data DBIB; A second inverter (5) for latching the representative input / output data (DBIB) with the output of the first NAND gate (2) as an input; A second NAND gate 6 having an output of the first NAND gate 2 and an output of the first inverter 1; A third NAND gate 7 having a data pattern mode signal MODE, an integrated input / output mode signal MDQ, and a feedback output data DOI as an input; A fourth NAND gate 8 which receives a data pattern mode signal MODE, an integrated input / output mode signal MDQ, and outputted data DOIB fed back; A fifth NAND gate (9) having an output of the first NAND gate (2), an output of the third NAND gate (7), and an output of a sixth NAND gate (10) described below; A sixth NAND gate (10) having an output of the second NAND gate (6), an output of the fourth NAND gate (8), and an output of the fifth NAND gate (9); A third inverter 11 for outputting output data DOI as an input of the output of the fifth NAND gate 9; And a fourth inverter 12 which outputs output data DOIB by using the output of the sixth NAND gate 10 as an input.
따라서, 본 발명에 의하면 메모리 테스트시에 사용되는데이터 패턴의 유사성을 이용하여 통합되는 입출력 데이터가 불량일 경우에도 통합 입출력 데이터 테스트 회로의 출력 데이터가 일정 논리값을 갖도록 설정되어 입출력 버퍼를 구동함으로써, 입출력 패드의 하이지(HiZ) 상태를 없애 고주파에서 테스트가 용이하게 할 수 있다.Therefore, according to the present invention, the output data of the integrated input / output data test circuit is set to have a constant logic value even when the integrated input / output data is defective by using the similarity of the data pattern used in the memory test, thereby driving the input / output buffer, The HiZ state of the input / output pads is eliminated to facilitate testing at high frequencies.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 통합된 입출력 데이터 테스트 회로의 개략도를 나타낸다. 이를 참조하면, 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)을 통합하여 테스트하는 반도체 메모리 장치에 있어서, 테스트시 메모리 셀(미도시)에 기입되는 데이터 패턴을 지정하는 데이터 패턴 모드 신호(MODE), 통합된 입출력 테스트 모드임을 나타내는 통합 입출력 테스트 모드 신호(MDQ) 및 통합된 입출력 데이터 테스트 회로 자신의 출력인 출력 데이터(DOI,DOIB)를 궤환하여 입력으로 하는 모드선택부(20); 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B) 및 통합 입출력 테스트 모드 신호(MDQ)를 입력으로 하여 통합제어신호(PICOME) 및 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)을 통합한 대표 입출력 데이터(DBIB)를 발생하는 비교부(30); 통합제어신호(PICOME)와 대표 입출력 데이터(DBIB)를 수신하는 입력부(25); 및 모드선택부(20)의 출력신호 및 입력부(25)의 출력신호에 응답하여 출력 데이터(DOI, DOIB)를 출력하는 출력부(40)로 구성된 통합된 입출력 데이터 테스트 회로를 나타낸다.2 shows a schematic diagram of an integrated input / output data test circuit according to the present invention. Referring to this, in a semiconductor memory device in which a plurality of input / output data DB0B, DB1B, DB2B, and DB3B are integrated and tested, a data pattern mode signal specifying a data pattern written in a memory cell (not shown) during a test MODE), a mode selector 20 for feeding back the input / output test mode signal MDQ indicating the integrated input / output test mode and the output data DOI and DOIB which are the outputs of the integrated input / output data test circuit itself as inputs; Integrated input / output data (DB0B, DB1B, DB2B, DB3B) and integrated input / output test mode signal (MDQ) are input to integrate integrated control signal (PICOME) and multiple input / output data (DB0B, DB1B, DB2B, DB3B). A comparator 30 generating one representative input / output data DBIB; An input unit 25 for receiving an integrated control signal PICOME and representative input / output data DBIB; And an output unit 40 which outputs output data DOI and DOIB in response to an output signal of the mode selection unit 20 and an output signal of the input unit 25.
상기 비교부(30)는 독출시 통합 입출력 테스트 모드 신호(MDQ)에 응답하여 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)을 비교하여서 그 비교 결과에 따라 통합제어신호(PICOME) 및 대표 입출력 데이터(DBIB)를 발생하는 데, 비교부(30)는 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)에 대하여 배타적 논리합(exclusive or)의 결과로서 통합제어신호(PICOME) 및 대표 입출력 데이터(DBIB)를 발생한다.The comparison unit 30 compares a plurality of input / output data DB0B, DB1B, DB2B, and DB3B in response to the integrated input / output test mode signal MDQ at the time of reading and compares the integrated control signal PICOME and the representative according to the comparison result. The input / output data DBIB is generated, and the comparator 30 generates the integrated control signal PICOME and the representative input / output data as a result of the exclusive OR of the input / output data DB0B, DB1B, DB2B, and DB3B. DBIB).
상기 모드선택부(20)는 메모리 셀(미도시)에 쓰여지는 데이터 패턴에 따라 설정되는 데이터 패턴 모드 신호(MODE)에 응답하여 이 후에 설명될 출력부를 제어하게 된다. 이 데이터 패턴은 DRAM 테스트시 다음과 같이 크게 두가지로 나누어 질 수 있다. 첫번째는 1과 0이 순차적으로 있는 경우이고, 두번째는 전부1 이거나 0인 경우이다.The mode selector 20 controls an output unit to be described later in response to a data pattern mode signal MODE set according to a data pattern written to a memory cell (not shown). This data pattern can be divided into two types in DRAM testing. The first is when 1 and 0 are sequentially, and the second is when all is 1 or 0.
상기 출력부(40)는 비교되는 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)의 데이터 패턴이 서로 다를 경우 즉, 불량일 경우에 설정되는 데이터 패턴 모드 신호(MODE)에 따라 이전의 출력 데이터(DOI,DOIB)를 또는 이전 출력 데이터(DOI,DOIB)에 위상이 바뀐 데이터로 출력 데이터(DOI,DOIB)를 출력한다.The output unit 40 outputs a previous output according to a data pattern mode signal MODE which is set when the data patterns of the plurality of input / output data DB0B, DB1B, DB2B, and DB3B are different from each other, that is, when the data pattern is bad. The output data DOI and DOIB are output as data DOI and DOIB or data whose phase is changed to the previous output data DOI and DOIB.
도 3은 도 2의 통합된 입출력 데이터 테스트 회로를 상세하게 나타낸 회로도로서, 입출력 데이터 테스트 회로의 대표 입출력 데이터(DOI)의 출력 드라이버의 한 실시예이다.3 is a circuit diagram illustrating the integrated input / output data test circuit of FIG. 2 in detail, and is an embodiment of an output driver for representative input / output data DOI of the input / output data test circuit.
통합제어신호(PICOME)를 입력으로 하는 제1 인버터(1); 상기 제1 인버터의 출력과 대표 입출력 데이터(DBIB)를 입력으로 하는 제1 NAND게이트(2); 상기 제1 NAND게이트(2)의 출력을 입력으로 하여 상기 대표 입출력 데이터(DBIB)를 래치하는 제2 인버터(5); 상기 제1 NAND게이트(2) 출력과 상기 제1 인버터(1)의 출력을 입력으로 하는 제2 NAND게이트(6); 데이터 패턴 모드 신호(MODE), 통합 입출력 모드 신호(MDQ) 및 궤환되는 출력 데이터(DOI)를 입력으로 하는 제3 NAND게이트(7); 데이터 패턴 모드 신호(MODE), 통합 입출력 모드 신호(MDQ) 및 궤환되는 출력 데이터(DOIB)를 입력으로 하는 제4 NAND게이트(8); 상기 제1 NAND게이트(2)의 출력, 상기 제3 NAND게이트(7)의 출력 및 하기하는 제6 NAND게이트(10) 출력을 입력으로 하는 제5 NAND게이트(9); 상기 제2 NAND게이트(6)의 출력, 상기 제4 NAND게이트(8)의 출력 및 상기 제5 NAND게이트(9)의 출력을 입력으로 하는 제6 NAND게이트(10); 상기 제5 NAND게이트(9)의 출력을 입력으로 하여 출력 데이터(DOI)를 출력하는 제3 인버터(11); 및 상기 제6 NAND게이트(10)의 출력을 입력으로 하여 출력 데이터(DOIB)를 출력하는 제4 인버터(12)로 구성되어진다.A first inverter 1 which receives an integrated control signal PICOME; A first NAND gate 2 configured to receive an output of the first inverter and representative input / output data DBIB; A second inverter (5) for latching the representative input / output data (DBIB) with the output of the first NAND gate (2) as an input; A second NAND gate 6 having an output of the first NAND gate 2 and an output of the first inverter 1; A third NAND gate 7 having a data pattern mode signal MODE, an integrated input / output mode signal MDQ, and a feedback output data DOI as an input; A fourth NAND gate 8 which receives a data pattern mode signal MODE, an integrated input / output mode signal MDQ, and outputted data DOIB fed back; A fifth NAND gate (9) having an output of the first NAND gate (2), an output of the third NAND gate (7), and an output of a sixth NAND gate (10) described below; A sixth NAND gate (10) having an output of the second NAND gate (6), an output of the fourth NAND gate (8), and an output of the fifth NAND gate (9); A third inverter 11 for outputting output data DOI as an input of the output of the fifth NAND gate 9; And a fourth inverter 12 which outputs output data DOIB by using the output of the sixth NAND gate 10 as an input.
이와 같은 구성의 통합된 입출력 데이터 테스트 회로의 동작은 다음과 같다.The operation of the integrated input / output data test circuit of this configuration is as follows.
우선, 데이터 패턴 모드 신호(MODE)는 데이터 패턴이 1과 0으로 순차적인 첫번째 경우일 때 로우(low) 이며, 데이터 패턴이 전부 1이거나 0인 두번째 경우일 때 하이(high)이다. 통합제어신호(PICOME)는 통합 입출력 테스트 모드 신호(MDQ)가 비활성이면 로우(low)이다. 그리고, 통합제어신호(PICOME)는 통합 입출력 테스트 모드 신호(MDQ)가 활성일 때, 비교되는 모든 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)이 같으면 로우(low)이고 다르면 하이(High)이다.First, the data pattern mode signal MODE is low when the data pattern is the first case of 1 and 0 sequentially, and high when the data pattern is all 1 or 0. The integrated control signal PICOME is low when the integrated input / output test mode signal MDQ is inactive. When the integrated input / output test mode signal MDQ is active, the integrated control signal PICOME is low when all the input / output data DB0B, DB1B, DB2B, and DB3B to be compared are the same, and high when the integrated control signal PIQE is the same. .
테스트시 데이터 패턴이 첫 번째일 경우, 데이터 패턴 모드 신호(MODE)는 로우(low)레벨이 되고 비교되는 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)의 값들이 틀리면 통합제어신호(PICOME)는 로우(Low)레벨이 되어 대표 입출력 데이터(DBIB) 라인은 출력 데이터(DOI,DOIB) 라인으로 전달되는 데이터 경로가 형성된다. 그리하여, 출력 데이터(DOI,DOIB)는 대표 입출력 데이터(DBIB)에 따라 결정되는 이전의 출력 데이터(DOI, DOIB)값을 유지한다. 다시 말하여, 만약 비교되는 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)의 값들이 같으면, 대표 입출력 데이터(DBIB)는 로우(Low)가 되어 출력 데이터(DOI)는 하이(High)레벨이 되고 상보 출력 데이터(DOIB)는 로우(Low)레벨이 된다. 따라서, 로우레벨의 대표 입출력 데이터(DBIB)에 따라 결정되는 출력 데이터(DOI, DOIB)값을 유지한다. 그리고, 비교되는 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)의 값들이 다르면, 대표 입출력 데이터(DBIB)는 하이(High)가 되어 출력 데이터(DOI)는 로우(Low)레벨이 되고 상보 출력 데이터(DOIB)는 하이(High)레벨이 된다. 따라서, 하이레벨의 대표 입출력 데이터(DBIB)에 따라 결정되는 출력 데이터(DOI, DOIB)값을 유지한다.If the data pattern is the first in the test, the data pattern mode signal MODE is at a low level. If the values of the plurality of input / output data DB0B, DB1B, DB2B, and DB3B are different, the integrated control signal PICOME is used. ) Becomes a low level, and a data path is formed in which the representative input / output data DBIB line is transferred to the output data DOI and DOIB lines. Thus, the output data DOI and DOIB maintain previous output data DOI and DOIB values determined according to the representative input / output data DBIB. In other words, if the values of the compared I / O data DB0B, DB1B, DB2B, and DB3B are the same, the representative I / O data DBIB is low and the output data DOI is high. The complementary output data DOIB is at a low level. Therefore, the output data DOI and DOIB values determined according to the low level representative input / output data DBIB are maintained. If the values of the plurality of input / output data DB0B, DB1B, DB2B, and DB3B that are compared are different, the representative input / output data DBIB becomes high and the output data DOI becomes a low level and complementary. The output data DOIB is at a high level. Therefore, the output data DOI and DOIB values determined according to the high level representative input / output data DBIB are maintained.
테스트시 데이터 패턴이 두 번째일 경우, 데이터 패턴 모드 신호(MODE)는 하이(High)레벨이 되고 비교되는 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)의 값들이 틀리면 통합제어신호(PICOME)가 하이(High)레벨이 되어 출력 데이터(DOI,DOIB)는 이전 데이터의 위상을 바꾸게 된다. 즉, 하이레벨의 통합제어신호(PICOME)에 의하여 제1 NAND게이트(2) 및 제2 NAND게이트(6)의 출력이 하이레벨로 셋팅되어 대표 입출력 데이터(DBIB)값에 상관없이 출력 데이터(DOI,DOIB)는 이전 데이터의 위상을 바꾸게 된다.When the data pattern is second in the test, the data pattern mode signal MODE becomes high and when the values of the plurality of input / output data DB0B, DB1B, DB2B, and DB3B that are compared are different, the integrated control signal PICOME ) Becomes a high level, and the output data DOI and DOIB change the phase of previous data. That is, the outputs of the first NAND gate 2 and the second NAND gate 6 are set to the high level by the high level integrated control signal PICOME, so that the output data DOI regardless of the representative input / output data DBIB values. DOIB) changes the phase of previous data.
결국, 데이터 패턴이 순차적으로 1과 0인 경우에 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)이 다른 값을 갖는 불량이 발생하면 출력 데이터(DOI,DOIB)는 이전 데이터를 출력하게 하고, 데이터 패턴이 전부 1이거나 0인 경우에 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)이 다른 값을 갖는 불량이 발생하면 출력 데이터(DOI,DOIB)는 이전 데이터의 위상을 바꾸어 출력한다. 따라서, 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)이 다른 값을 갖는 불량이 발생한 경우에도 출력 데이터(DOI) 및 상보 출력 데이터(DOIB)는 서로 반대의 논리값을 갖게 된다. 그리하여 종래의 통합 입출력 데이터 테스트 회로의 로우레벨의 출력 데이터(DOI) 및 상보 출력 데이터(DOIB)로 인하여 입출력 버퍼를 구동하지 않아서 입출력 패드에 하이지(Hi-Z)상태를 만드는 데 비하여 본 발명의 통합 데이터 입출력 회로는 서로 반대의 논리값을 갖는 출력 데이터(DOI) 및 상보 출력 데이터(DOIB)로 인하여 입출력 버퍼를 구동시켜 입출력 패드에 하이지(Hi-Z)상태를 만들지 않는다. 그러므로, 입출력 데이터 패드의 하이지(HiZ) 상태를 제거하여 고주파에서 통합되는 다수개의 입출력 데이터의 양/불량 체크가 가능하게 된다.As a result, when the data patterns are sequentially 1 and 0, if a failure occurs in which the input / output data DB0B, DB1B, DB2B, and DB3B have different values, the output data DOI and DOIB output the previous data. If a defect occurs in which the input / output data DB0B, DB1B, DB2B, and DB3B have different values when the pattern is all 1s or 0s, the output data DOI and DOIB change the phase of the previous data and output them. Therefore, even when a failure occurs in which the input / output data DB0B, DB1B, DB2B, and DB3B have different values, the output data DOI and the complementary output data DOIB have opposite logic values. Therefore, due to the low level output data DOI and complementary output data DOIB of the conventional integrated input / output data test circuit, the input / output buffer is not driven, thereby making the hi-Z state on the input / output pad. The data input / output circuit drives the input / output buffer due to the output data DOI and the complementary output data DOIB having logic values opposite to each other, and thus does not create a hi-Z state in the input / output pad. Therefore, it is possible to check the quantity / failure of a plurality of input / output data integrated at high frequency by removing the hiZ state of the input / output data pad.
요약해서 정리하면, 통합제어 신호(PICOME)가 로우(Low)인 경우는 통합 입출력 데이터 테스트 모드가 아닌 경우이거나, 통합 입출력 데이터 테스트 모드일 경우에는 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)의 값이 모두 같아서 테스트 통과(pass) 또는 실패(fail)중 어느 하나인 데 이 경우에는 대표 입출력 데이터(DBIB)의 값에 따라 그 통과/실패가 결정된다.In summary, when the integrated control signal PICOME is low, it is not in the integrated input / output data test mode or when the integrated control signal PICOME is in the integrated input / output data test mode, a plurality of input / output data (DB0B, DB1B, DB2B, DB3B). ) Are all the same, either test pass or fail. In this case, the pass / fail is determined according to the value of the representative input / output data (DBIB).
통합제어신호(PICOME)가 하이(High)인 경우는 다수개의 입출력 데이터들(DB0B,DB1B,DB2B,DB3B)의 값이 서로 다른 경우로서 테스트 실패(fail)를 의미한다. 이때, 데이터 패턴이 순차적인 경우에 출력 데이터(DOI,DOIB)는 이전의 값을 유지하고, 데이터 패턴이 전부 1 이거나 0인 경우는 출력 데이터(DOI,DOIB)는 이전의 데이터 위상을 바꾸게 된다.When the integrated control signal PICOME is high, the values of the plurality of input / output data DB0B, DB1B, DB2B, and DB3B are different, which means a test failure. In this case, when the data patterns are sequential, the output data DOI and DOIB maintain the previous value. When the data patterns are all 1 or 0, the output data DOI and DOIB change the previous data phase.
데이터 패턴 모드 신호(MODE)가 로우(Low)인 경우는 1과 0이 순차적인 패턴 10101010 및 01010101 중 어느 하나의 데이터 패턴이다.When the data pattern mode signal MODE is low, 1 and 0 are data patterns of any one of the sequential patterns 10101010 and 01010101.
데이터 패턴 모드 신호(MODE)가 하이(High)인 경우는 전부 1 이거나 0인 패턴 11111111 및 00000000 중 어느 하나의 데이터 패턴이다.When the data pattern mode signal MODE is high, the data pattern is any one of patterns 11111111 and 00000000 which are all 1s or 0s.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
따라서, 본 발명에 의하면 메모리 테스트시에 사용되는 데이터 패턴의 유사성을 이용하여 통합되는 입출력 데이터가 불량일 경우에도 통합 입출력 데이터 테스트 회로의 출력 데이터가 일정 논리값을 갖도록 설정되어 입출력 버퍼를 구동함으로써, 입출력 패드의 하이지(HiZ) 상태를 없애 고주파에서 테스트가 용이하게 할 수 있다.Therefore, according to the present invention, the output data of the integrated input / output data test circuit is set to have a constant logic value even when the integrated input / output data is defective by using the similarity of the data pattern used in the memory test, thereby driving the input / output buffer, The HiZ state of the input / output pads is eliminated to facilitate testing at high frequencies.
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|---|---|---|---|---|
| KR100442696B1 (en) * | 2001-12-19 | 2004-08-02 | 삼성전자주식회사 | Parallel testing system of semiconductor memory devices |
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1996
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