KR100280514B1

KR100280514B1 - Duty cycle correction circuit

Info

Publication number: KR100280514B1
Application number: KR1019980045398A
Authority: KR
Inventors: 문용
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-10-28
Filing date: 1998-10-28
Publication date: 2001-02-01
Also published as: KR20000027460A

Abstract

본 발명은 듀티 싸이클 보정회로에 관한 것으로, 종래에는 내부회로의 구성이 복잡함과 아울러 동작주파수에 따라서 내부소자의 크기를 가변하여야 하는 문제점이 있었다. 따라서, 본 발명은 입력신호를 입력받아 이를 반전하는 제1 인버터와; 상기 제1 인버터의 반전신호를 입력받아 그 반전신호의 진폭을 줄이는 버퍼와; 상기 버퍼로부터 버퍼링된 신호를 입력받아 저역 통과시켜 소정레벨의 직류전압을 출력하는 저역통과필터부와; 입력신호를 입력받아 이를 상기 저역통과필터부의 직류전압에 의해 특성을 조절하여 반전출력하는 인버터부와; 상기 인버터부의 반전신호를 입력받아 이를 다시 반전하여 듀티싸이클이 조정된 신호를 출력하는 제2 인버터로 구성함으로써 입력신호의 주파수가 변할 경우에도 전압만 변화시켜 듀티 싸이클의 보정을 용이하게 실현시킬수 있는 효과가 있다.The present invention relates to a duty cycle correction circuit. In the related art, there is a problem in that the configuration of the internal circuit is complicated and the size of the internal device must be varied according to the operating frequency. Accordingly, the present invention includes a first inverter for receiving an input signal and inverting it; A buffer which receives the inverted signal of the first inverter and reduces the amplitude of the inverted signal; A low pass filter unit which receives the buffered signal from the buffer and passes low pass to output a DC voltage having a predetermined level; An inverter unit which receives an input signal and inverts and outputs the characteristics by the DC voltage of the low pass filter unit; The second inverter which receives the inverted signal of the inverter unit and inverts it again and outputs a signal in which the duty cycle is adjusted is configured to easily correct the duty cycle by changing only the voltage even when the frequency of the input signal changes. There is.

Description

Duty cycle correction circuit

본 발명은 듀티 싸이클보정회로에 관한 것으로, 특히 입력신호의 듀티싸이클이 일정하지 않아도 추가적인 회로 없이 전압만으로 조절하여 일정한 듀티싸이클을 가지는 신호를 발생할 수 있도록 한 듀티 싸이클 보정회로에 관한 것이다.The present invention relates to a duty cycle correction circuit, and more particularly, to a duty cycle correction circuit capable of generating a signal having a constant duty cycle by adjusting only the voltage without an additional circuit even if the duty cycle of the input signal is not constant.

도1은 종래 듀티 싸이클 보정회로에 대한 구성을 보인 회로도로서, 이에 도시된 바와같이 입력신호(IN)를 지연시키는 지연부(10)와; 상기 지연부(10)의 지연신호와 입력신호를 입력받아 이를 익스쿨루씨브오아 연산하는 익스쿨루씨브오아게이트(EX1)와; 상기 익스쿨루씨브오아게이트(EX1)의 출력신호를 입력받아 이를 반전하는 인버터(INV1)와; 상기 인버터(INV1)의 반전신호와 기준전압을 입력받아 전류를 발생하는 전류발생부(20)와; 상기 전류발생부(20)로부터 신호를 입력받아 기준전압 및 톱니파를 발생하는 기준전압 및 톱니파발생부(30)와; 상기 기준전압 및 톱니파발생부(30)로부터 신호를 입력받아 기준전압과 톱날파의 교차점에서 출력값이 변하는 차동비교기(OP1)로 구성된다.1 is a circuit diagram showing a configuration of a conventional duty cycle correction circuit, which includes a delay unit 10 for delaying an input signal IN as shown therein; An EXCLUV OA gate (EX1) which receives the delay signal and the input signal of the delay unit 10 and calculates the EXCLUV Oa; An inverter INV1 that receives the output signal of the exclusive oval gate EX1 and inverts it; A current generator 20 which receives the inverted signal of the inverter INV1 and a reference voltage to generate a current; A reference voltage and a sawtooth wave generator 30 for receiving a signal from the current generator 20 to generate a reference voltage and a sawtooth wave; The differential voltage comparator OP1 receives a signal from the reference voltage and the sawtooth wave generator 30 and changes an output value at the intersection of the reference voltage and the sawtooth wave.

상기 전류발생부(20)는 게이트에 기준전압이 인가된 피모스트랜지스터(PM1)의 드레인과 상기 기준전압이 게이트에 인가된 엔모스트랜지스터(NM1)의 드레인을 공통접속하고, 상기 피모스트랜지스터(PM1)의 소스와 엔모스트랜지스터(NM1)의 소스를 접속하여 구성된다.The current generator 20 commonly connects the drain of the PMOS transistor PM1 to which the reference voltage is applied to the gate and the drain of the NMOS transistor NM1 to which the reference voltage is applied to the gate. The source of PM1) and the source of enMOS transistor NM1 are connected.

상기 기준전압 및 톱니파발생부(30)는 일측이 접지된 커패시터(C1)를 저항(R1)에 접속하고, 그 저항(R1)의 타측에 일측이 접지된 커패시터(C2)를 접속하여 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.The reference voltage and the sawtooth wave generator 30 is configured by connecting a capacitor C1 having one side grounded to the resistor R1 and a capacitor C2 having one side grounded to the other side of the resistor R1. The operation of the conventional apparatus configured as described above will be described.

먼저, 지연부(10)는 도2의 (a)와 같은 입력신호(IN)를 입력받아 이를 소정 시간 지연하여 출력하고, 익스쿨루씨브오아게이트(EX1)는 상기 도2의 (a)와 같은 입력신호와 상기 지연부(10)의 지연신호를 입력받아 이를 익스쿨루씨브오아 연산하여 인버터(INV21)에 인가한다.First, the delay unit 10 receives an input signal IN as shown in (a) of FIG. 2 and outputs it by delaying it for a predetermined time, and the EXCLUSIVE OA gate EX1 is connected to (A) of FIG. The same input signal and the delay signal of the delay unit 10 are received, and the result is computed by applying an orb to the inverter INV21.

그러면, 상기 인버터(INV1)는 상기 익스쿨루씨브오아게이트(EX1)로부터 연산신호를 입력받아 이를 반전하여 도2의 (b)와 같은 신호를 출력한다.Then, the inverter INV1 receives the operation signal from the exclusive oval gate EX1 and inverts it to output a signal as shown in FIG.

이때, 전류발생부(20)는 상기 도2의 (b)와 같은 신호와 도2의 (c)와 같은 기준전압(V-)을 입력받아 전류를 발생하고, 기준전압 및 톱니파발생부(30)는 상기 전류발생부(20)로부터 신호를 입력받아 도2의 (c)와 같은 기준전압 및 톱니파를 발생하여 이를 차동비교기(OP1)의 반전단자(-)와 비반전단자(+)에 인가한다.At this time, the current generator 20 receives a signal as shown in FIG. 2 (b) and a reference voltage V- as shown in FIG. 2 (c) to generate a current, and the reference voltage and the sawtooth wave generator 30 ) Receives a signal from the current generator 20 to generate a reference voltage and a sawtooth wave as shown in (c) of FIG. 2 and apply them to the inverting terminal (-) and the non-inverting terminal (+) of the differential comparator OP1. do.

그러면, 상기 차동비교기(OP1)는 도2의 (c)와 같은 기준전압 및 톱니파를 입력받아 그 기준전압과 톱니파의 교차점에서 출력값을 변화시켜 도2의 (d)와 같이 듀티 싸이클이 50대 50으로 조정된 신호를 출력한다.Then, the differential comparator OP1 receives the reference voltage and the sawtooth wave as shown in FIG. 2 (c), and changes the output value at the intersection point of the reference voltage and the sawtooth wave, so that the duty cycle is 50 to 50 as shown in FIG. Output the adjusted signal.

그러나, 상기와 같이 동작하는 종래 장치는 내부회로의 구성이 복잡함과 아울러 동작주파수에 따라서 내부소자의 크기를 가변하여야 하는 문제점이 있었다.However, the conventional apparatus operating as described above has a problem in that the configuration of the internal circuit is complicated and the size of the internal device must be varied according to the operating frequency.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 듀티 싸이클의 보정을 간단한 회로로 구현이 가능하고 입력신호의 주파수가 변할 경우에도 전압만 변화시켜 듀티 싸이클의 보정이 용이하도록 한 듀티 싸이클 보정회로를 제공함에 그 목적이 있다.Therefore, the present invention devised in view of the above problems can implement the duty cycle correction with a simple circuit, and even if the frequency of the input signal changes the duty cycle correction circuit to facilitate the duty cycle correction by changing only the voltage The purpose is to provide.

도1은 종래 듀티 싸이클 보정회로에 대한 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a conventional duty cycle correction circuit.

도2는 도1에 있어서, 각 부분의 타이밍도.Fig. 2 is a timing diagram of each part in Fig. 1;

도3은 본 발명 듀티 싸이클 보정회로에 대한 구성을 보인 회로도.3 is a circuit diagram showing a configuration of the duty cycle correction circuit of the present invention.

도4는 도3에 있어서, 저전위구간이 고전위구간보다 적은 경우에 대한 각 부분의 타이밍도.Fig. 4 is a timing diagram of each part in the case where the low potential section is smaller than the high potential section in Fig. 3;

도5는 도3에 있어서, 고전위구간이 저전위구간보다 길 경우에 대한 각 부분의 타이밍도.Fig. 5 is a timing diagram of each part in the case where the high potential section is longer than the low potential section in Fig. 3;

*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****

100:버퍼 200:저역통과필터부100: buffer 200: low pass filter

300:인버터부 INV20,INV21:인버터300: Inverter unit INV20, INV21: Inverter

상기와 같은 목적을 달성하기 위한 본 발명은 입력신호를 입력받아 이를 반전하는 제1 인버터와; 상기 제1 인버터의 반전신호를 입력받아 그 반전신호의 진폭을 줄이는 버퍼와; 상기 버퍼로부터 버퍼링된 신호를 입력받아 저역 통과시켜 소정레벨의 직류전압을 출력하는 저역통과필터부와; 입력신호를 입력받아 이를 상기 저역통과필터부의 직류전압에 의해 특성을 조절하여 반전출력하는 인버터부와; 상기 인버터부의 반전신호를 입력받아 이를 다시 반전하여 듀티싸이클이 조정된 신호를 출력하는 제2 인버터로 구성함을 특징으로 한다.The present invention for achieving the above object is a first inverter for receiving an input signal and inverting it; A buffer which receives the inverted signal of the first inverter and reduces the amplitude of the inverted signal; A low pass filter unit which receives the buffered signal from the buffer and passes low pass to output a DC voltage having a predetermined level; An inverter unit which receives an input signal and inverts and outputs the characteristics by the DC voltage of the low pass filter unit; And a second inverter for receiving the inverted signal of the inverter unit and inverting the inverted signal again to output a signal in which the duty cycle is adjusted.

이하, 본 발명의 듀티 싸이클 보정회로에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the operation and effect of the duty cycle correction circuit of the present invention will be described in detail with reference to the accompanying drawings.

도3은 본 발명 듀티 싸이클 보정회로에 대한 구성을 보인 회로도로서, 이에 도시한 바와같이 입력신호(IN)를 입력받아 이를 반전하는 제1 인버터(INV20)와; 상기 제1 인버터의 반전신호를 입력받아 그 반전신호의 진폭을 줄이는 버퍼(100)와; 상기 버퍼로부터 버퍼링된 신호를 입력받아 저역 통과시켜 소정 레벨의 직류전압을 출력하는 저역통과필터부(200)와; 입력신호를 입력받아 이를 상기 저역통과필터부(200)의 직류전압에 의해 특성을 조절하여 반전출력하는 인버터부(300)와; 상기 인버터부(300)의 반전신호를 입력받아 이를 다시 반전하여 듀티싸이클이 조정된 신호를 출력하는 제2 인버터(INV21)로 구성한다.FIG. 3 is a circuit diagram showing the configuration of the duty cycle correction circuit of the present invention, and as shown therein, a first inverter INV20 that receives an input signal IN and inverts it; A buffer 100 receiving the inverted signal of the first inverter and reducing the amplitude of the inverted signal; A low pass filter unit 200 which receives the buffered signal from the buffer and passes the low pass to output a DC voltage having a predetermined level; An inverter unit 300 which receives an input signal and inverts the characteristic by adjusting a characteristic by a DC voltage of the low pass filter unit 200; The second inverter INV21 outputs a signal in which the duty cycle is adjusted by receiving the inverted signal of the inverter unit 300 and inverting it again.

상기 저역통과필터부(200)는 드레인과 소스가 접지된 엔모스트랜지스터(NM22)의 게이트에 가변신호(30)가 게이트에 인가되고 소스가 접지된 엔모스트래지스터(NM21)의 드레인을 접속하여 구성한다.The low pass filter unit 200 connects the drain of the NMOS21 to which the variable signal 30 is applied to the gate and the source is grounded to the gate of the NMOS22 to which the drain and the source are grounded. Configure.

상기 인버터부(300)는 입력신호(IN)가 게이트에 인가되고 전원전압(VDD)이 소스에 인가된 피모스트랜지스터(PM21)의 드레인을 필터링신호가 게이트에 인가된 피모스트랜지스터(PM22)의 소스에 접속하고, 그 피모스트랜지터(P22)의 드레인을 필터링신호가 게이트에 인가된 엔모스트랜지스터(NM23)의 드레인에 접속하며, 상기 엔모스트랜지스터(NM23)의 소스를 게이트에 입력신호(IN)가 인가되고 소스가 접지된 엔모스트랜지스터(NM24)의 드레인을 접속하여 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.The inverter unit 300 controls the drain of the PMOS transistor PM21 to which the input signal IN is applied to the gate and the power supply voltage VDD is applied to the source of the PMOS transistor PM22 to which the filtering signal is applied to the gate. A source of the n-MOS transistor NM23 to which the filtering signal is applied to the gate; and a source of the N-MOS transistor NM23 to the gate. The operation of the present invention constituted by connecting the drain of the NMOS24 NM24 to which IN is applied and the source grounded is described.

먼저, 도4와 같이 고전위구간이 저전위구간보다 작은신호(IN)가 입력될 경우에 제1 인버터(INV20)는 도4의 (a)와 같은 신호(IN)를 입력받아 이를 반전하여 버퍼(100)에 인가하고, 이에의해 상기 버퍼(100)는 상기 인버터(INV20)로부터 반전신호를 입력받아 그 반전신호의 진폭을 줄여서 도4의 (b)와같이 출력한다.First, when the signal IN having a high potential section smaller than the low potential section is input as shown in FIG. 4, the first inverter INV20 receives the signal IN as shown in FIG. The buffer 100 receives the inverted signal from the inverter INV20, thereby reducing the amplitude of the inverted signal and outputting the inverted signal as shown in FIG.

그러면, 저역통과필터부(200)는 상기 버퍼(100)로부터 도4의 (b)와같은 신호를 입력받아 이를 저역 통과시켜 도4의 (c)와 같은 일정레벨의 직류전압을 출력한다.Then, the low pass filter unit 200 receives a signal as shown in (b) of FIG. 4 from the buffer 100 and low-passes it, and outputs a DC voltage having a predetermined level as shown in FIG.

이때, 입력신호(IN)의 듀티레벨에 따라 상기 저역통과필터부(200)의 엔모스트랜지스터(NM21)의 게이트에 인가되는 가변전압(30)을 조정한다.At this time, the variable voltage 30 applied to the gate of the NMOS transistor NM21 of the low pass filter 200 is adjusted according to the duty level of the input signal IN.

그리고, 인버터부(300)는 도4의 (a)와 같은 입력신호(IN) 및 상기 저역통과필터부(200)의 도4의 (c)와 같은 출력신호에 의해 내부의 피모스트랜지스터(PM22) 및 엔모스트랜지스터(NM23)의 저항값이 제어되어 도4의 (d)와 같은 신호를 인버터(INV21)에 인가하고, 이에 의해 상기 인버터(INV21)는 도4의 (d)와 같은 신호를 입력받아 이를 반전하여 도4의 (e)와같이 듀티 싸이클이 변화된 신호를 출력한다.In addition, the inverter unit 300 uses an input signal IN as shown in (a) of FIG. 4 and an output signal as shown in (c) of FIG. 4 of the low pass filter unit 200 to form an internal PMOS transistor PM22. ) And the resistance value of the NMOS transistor NM23 are controlled to apply a signal as shown in (d) of FIG. 4 to the inverter INV21, whereby the inverter INV21 receives a signal as shown in (d) of FIG. It receives the input and inverts it, and outputs a signal in which the duty cycle is changed as shown in FIG.

반대로, 고전위구간이 저전위구간보다 길 경우 제1 인버터(INV20)는 도5의 (a)와 같은 신호(IN)를 입력받아 이를 반전하여 버퍼(100)에 인가하고, 이에의해 상기 버퍼(100)는 상기 인버터(INV20)로부터 반전신호를 입력받아 그 반전신호의 진폭을 줄여서 도5의 (b)와같이 출력한다.On the contrary, when the high potential section is longer than the low potential section, the first inverter INV20 receives the signal IN as shown in FIG. 5A, inverts it, and applies it to the buffer 100. 100 receives the inverted signal from the inverter INV20 and reduces the amplitude of the inverted signal and outputs the inverted signal as shown in FIG.

그러면, 저역통과필터부(200)는 상기 버퍼(100)로부터 도5의 (b)와같은 신호를 입력받아 이를 저역 통과시켜 도5의 (c)와 같은 일정레벨의 직류전압을 출력한다.Then, the low pass filter unit 200 receives a signal as shown in (b) of FIG. 5 from the buffer 100 and low-passes it to output a DC voltage having a predetermined level as shown in FIG. 5 (c).

이때, 입력신호(IN)의 듀티레벨에 따라 상기 저역통과필터부(200)의 엔모스트랜지스터(NM21)의 게이트에 인가되는 가변전압(30)을 조정하는데, 이경우에는 가변전압(30)을 낮게 유지시켜 저역통과필터부(200)의 시간상수를 증가시켜 듀티싸이클을 조절한다.In this case, the variable voltage 30 applied to the gate of the NMOS transistor NM21 of the low pass filter 200 is adjusted according to the duty level of the input signal IN. In this case, the variable voltage 30 is lowered. The duty cycle is adjusted by increasing the time constant of the low pass filter 200.

그리고, 인버터부(300)는 도5의 (a)와 같은 입력신호(IN) 및 상기 저역통과필터부(200)의 도5의 (c)와 같은 출력신호에 의해 내부의 피모스트랜지스터(PM22) 및 엔모스트랜지스터(NM23)의 저항값이 제어되어 도5의 (d)와 같은 신호를 인버터(INV21)에 인가하고, 이에 의해 상기 인버터(INV21)는 도5의 (d)와 같은 신호를 입력받아 이를 반전하여 도5의 (e)와 같이 듀티 싸이클이 변화된 신호를 출력한다.In addition, the inverter unit 300 uses an input signal IN as shown in (a) of FIG. 5 and an output signal as shown in (c) of FIG. 5 of the low pass filter unit 200 to form an internal PMOS transistor PM22. ) And the resistance value of the NMOS transistor NM23 are controlled to apply a signal such as (d) of FIG. 5 to the inverter INV21, whereby the inverter INV21 receives a signal such as (d) of FIG. It receives the input and inverts it to output a signal in which the duty cycle is changed as shown in FIG.

그리고, 처음 입력신호(IN)와 동일한 위상을 가지는 신호를 출력하기 위해서는 상기 인버터(INV21)의 출력단에 인버터를 추가 접속하면 된다.In order to output a signal having the same phase as the first input signal IN, an inverter may be further connected to an output terminal of the inverter INV21.

이상에서 상세히 설명한 바와같이 본 발명은 듀티 싸이클의 보정을 간단한 회로로 구현이 가능함과 아울러 입력신호의 주파수가 변할 경우에도 전압만 변화시켜 듀티 싸이클의 보정을 용이하게 실현시킬수 있는 효과가 있다.As described in detail above, the present invention can implement the duty cycle correction by a simple circuit and can easily realize the duty cycle correction by changing the voltage only when the frequency of the input signal changes.

Claims

A first inverter INV20 that receives the input signal IN and inverts it; A buffer 100 receiving the inverted signal of the first inverter and reducing the amplitude of the inverted signal; A low pass filter unit 200 which receives the buffered signal from the buffer and passes the low pass to output a DC voltage having a predetermined level; An inverter unit 300 which receives an input signal IN and adjusts the characteristics by the DC voltage of the low pass filter unit 200 and inverts the output signal; And a second inverter (INV21) configured to receive the inverted signal of the inverter unit 300 and invert it again to output a signal in which the duty cycle is adjusted.

The low pass filter unit 200 of claim 1, wherein the variable pass signal 30 is applied to the gate and the source is grounded to the gate of the NMOS transistor NM22 having a drain and a source grounded. A duty cycle correction circuit comprising a drain connected thereto.

The PMOS of claim 1, wherein the inverter unit 300 applies the drain of the PMOS transistor PM21 to which the input signal IN is applied to the gate and the power supply voltage VDD is applied to the source. The source of the transistor PM22, the drain of the PMOS transistor P22 is connected to the drain of the NMOS transistor NM23 to which the filtering signal is applied to the gate, and the source of the NMOS transistor NM23 is connected. A duty cycle correction circuit comprising a drain connected to an NMOS transistor (NM24) to which an input signal (IN) is applied to a gate and a source is grounded.