KR100279163B1 - 디지탈루프캐리어전송시스템용채널유닛 - Google Patents

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Abstract

본 발명은 디지탈 루프 캐리어 전송 시스템내의 채널 유닛용 회로이다. 2개의 레지스터들은 상기 채널 유닛의 핼스에 관계된 정보를 포함한다. 제1레지스터의 비트(QFLG)중 하나는 제2레지스터내의 마지막 4개의 비트(TRC, TRD, REC, RED)의 로칼 "OR"이며, 따라서 어떤 문제가 존재하는 경우를 결정하기 위해 단일 레지스터의 판독을 허용한다.

Description

디지탈 루프 캐리어 전송 시스템용 채널 유닛
제1도는 일반적인 디지탈 루프 캐리어 전송 시스템 부분의 블럭 다이어그램.
제2도는 본 발명에 따른 회로를 구비하는 전송 시스템 내의 채널 유닛의 블럭 다이어그램.
제3도는 본 발명의 실시예에 따른 레지스터 쌍의 블럭 다이어그램.
제4도는 본 발명의 실시예에 따른 채널 유닛 부분의 회로 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
16 : PCM 인터페이스 20 : 마이크로컴퓨터
43 : 데이타 버스 64 : 검출기
본 발명은 디지탈 루프 캐리어 전송 시스템에 관한 것이다.
가입자 루프 캐리어( t1 )시스템과 같은 표준 디지탈 루프 캐리어 전송 시스템에서, 각각의 채널 유닛(cu)은 주문자와 인터페이싱 되어 2개 채널에 대해 서비스를 제공한다. 모니터 테스팅과 채널상의 문제에 의해, 본 시스템은 일반적으로 뱅크 제어기 유닛(BCU)에 의해 판독될 수 있는 단일 8-비트 "핼스"레지스터를 포함한다.
가장 새로운 시스템에서, 각 유닛은 4개의 채널에 서비스를 제공할 뿐 아니라, 목록 및 자동 손실 제어와 같은 증진된 서비스를 제공한다. 그러한 쿼드(quad)채널 유닛 표시 시스템과 호환성이 있을 뿐 아니라 첨가적 채널 "핼스"에 관계한 첨가적 정보를 제공한다. 더구나, 이는 유닛상에서 어떤 레지스터를 어드레스하는데 필요한 시간을 최소화하는 것이 바람직하다.
본 발명은 유닛의 기능에 관계한 정보를 포함하도록 구성된 제1 및 제2레지스터를 포함한 채널 유닛이다. 수단은 제2레지스터내에서 4비트의 논리적 "OR"함수를 수행하고 제1레지스터로 그 결과를 기록키 위해 제공된다.
본 발명의 특징은 아래에 따르는 명세서에서 자세하게 설명된다.
제1도는 디지탈 루프 캐리어 전송 시스템의 기본 성분을 설명한다. 디지탈 정보는 중앙 오피스 단자(COT)(10), 원격단자(RT)(12)의 부분인 라인 인터페이스 유닛(LIU)(11)사이의 양방향성 링크를 통해 전송된다. 상기 LIU는 기본적으로 COT와 RT의 호완성 있는 유닛사이에서 시간 분할 프레임 신호들을 변환한다. 상기 LIU는 종래 기술의 전송-수신 유닛(TRU)과 뱅크 제어기 유닛(BCU)의 특징을 조합하는 금속 분포제어기(MDC)(B)에 연결된다. 즉, MDC는 COT 또는 채널 유닛(Cu) 각각에 신호를 전송키 위해 멀티플렉스 또는 디멀티플렉스한다. 상기 MDC는 또한 원격 제어의 여러 성분을 제어하며, 상기중 일부만이 여기에 도시된다. 상기 MDC는 주문자와 함께 인터페이스를 제공하는 채널 유닛(Cu), 즉, (14)에 연결된다. 일반적인 종래 기술의 시스템에서, 각각의 채널 유닛은 2개의 채널들(즉, 2개의 가입자 라인)에 연결된다. 상기 새롱누 시스템에서, 각각 "쿼드"채널 유닛은 설명된 바와 같이, 4개의 채널에 연결되어 있다.
제2도는 일반적 채널 유닛(14)성분 중 일부를 더욱 상세히 설명한다. 상기 채널 유닛은 박스로 표기된 PCM인터페이스, (16), BCI인터페이스(17), 마이크로컴퓨터 인터페이스(18)로서 도시된 3개의 인터페이스 유닛을 포함하는 채널 유닛 로직(CUL)칩(15)을 구비한다. 함축하면, PCM 인터페이스(16) 상기 채널 유닛과 MCD(13)사이에 전송된 PCM 데이타 신호용 인터페이스를 제공한다. 상기는 또한 채널 유닛의 부분인(codec 19)와 함께 인터페이스를 제공한다. 상기 BCI 인터페이스(17)는 채널 유닛과 유닛의 유지 및 제어에 관계한 MCD사이에 전송된 신호용 인터페이스를 제공한다. 그러므로 상기 PCM인터페이스는 MCD의 전송 수신 기능부에 연결되며 BCI인터페이스는 MDC의 뱅크 제어기 유닛에 연결된다. 상기 마이크로컴퓨터 인터페이스(18)채널 유닛 로직 칩과 유닛 상에 위치한 마이크로컴퓨터(20)사이의 인터페이스를 제공한다.
더욱 상세히 설명하면, PCM 인터페이스와 MDC사이의 데이타는 데이타 버스(21)를 통해 전송된다. 폴링(polling)리드(22-25)는 채널 유닛이 MDC에 의해 어드레스되는 것을 결정한다. PCM인터페이스와 Codec(19)사이의 데이타는 데이타 버스들(32,33)에 의해 수행된다. 클럭 신호는 리드(31)위로 보낸다. 리드(34) 및 (35)는 전송되어 수신된 데이타 각각에 대해 동기 신호들을 제공한다. BCI 인터페이스는 인에이블 리드(40), 클럭 리드(41)에 의해 MDC에 연결되며 특별한 채널 유닛을 함께 선택한다. 서비스 요구 리드(42)는 채널 유닛이 MDC감쇠를 요구할 때 활용한다. 데이타는 데이타 버스(43)로 전송되고 수신된다. 상기 마이크로컴퓨터 인터페이스와 마이크로컴퓨터간의 데이타는 버스(50)로 전송된다. 데스트라드(51)는 마이크로컴퓨터 인터페이스에서 카운터(도시하지 않음)의 테스팅 용으로 제공된다. 인에이블 리드(52)는, 인터페이스내의 레지스터는 연속해서 어드레스되도록 마이크로 인터페이스에서 어드레스 카운터(도시하지 않음)를 리셋하도록 제공된다. 상기 마이크로컴퓨터로부터의 일련의 클럭 신호는 인터페이스를 구동시키기 위해 라인(54)상에서 나타나며, 반면 버퍼된 클럭신호는 codec(19)를 가지고 전달하기 위해 마이크로컴퓨터를 허용하기 위해 리드(55)상의 인터페이스에 의해 전송된다. 리셋 기능은 라인(56)상에 제공된다.
본 발명과 대비하여 특별한 관심은 다수의 레지스터를 구비하는 BCI 인터페이스이다. 이들 레지스터중 2개는 제3도에서 블럭 형태로 설명되어 있다. 각각의 레지스터는 D7-D0로 표기되는 8-비트를 포함한다. 상기 레지스터의 각 위치에서 비트의 형태는 아래에 설명되는 생략에 의해 표시된다. 상기 레지스터들은 표기된 제1핼스 및 제2핼스 레지스터를 표시하므로 그들은 MDC 로부터 서비스를 요구하는 정보를 제공한다.
2개의 레지스터내의 D7위치에서 나타나는 TRA비트는 채널 유닛이 채널 "A"를 테스트하도록 원격 단자 외측으로부터 수신된 요구를 가진다. 따라서, 이 비트는 테스트 절차가 채널에 대해 설정되는 MDC를 변경한다. 유사하게, TRB, TRC 및 TRD는 채널 "B", "C" 및 "D" 각각을 테스트하기 위한 요구를 표시한다. TRB는 2개의 레지스터 D6에서 나타나며, 반면 TRC는 제2레지스터의 D3에서 나타나고 TRD는 제2레지스터의 D2에서 나타난다.
상기 REA 비트는 채널 "A"와 결합하는 채널 유닛 상의 릴레이가 달라붙게 되는 것을 표시한다. 이비가 2개의 레지스터중 D5에서 나타난다. 유사하게, REB, REC 및 RED는 채널 "B", "C" 및 "D" 각각에 대해 릴레이가 달라붙는다. REB는 2개의 레지스터의 D4에서 나타나며, 반면 REC는 제2레지스터 D1에서 나타나며 RED는 제2레지스터의 D0에서 나타난다.
상기 제1레지스터의 D2에서 나타나는 MOI비트는 MDC와 채널 유닛 간의 핸드 쉐이크 루틴 부분이며 MDC에 대한 채널유닛에 의한 서비스 요구를 표시한다. SB는 상기 채널 유닛에서 다른 레지스터내의 어떤 다른 서브스 작용 비트가 셋되기 전에 셋되어야만 하는 안정한 비트이다. 상기 제1레지스터에서 D0에서 나타나는 JPU비트는 채널 유닛이 설정되는 MDC를 통지하기 위한 파워업 상태를 표시한다.
본 발명의 특징에 따르면, 상기 제1레지스터는 비트 표시된 QFLG를 구비한다. 이 비트는 제2레지스터(TRC, TRD, REC 및 RED)의 마지막 4비트의 로컬 "OR"이다. 즉, 상기 제2레지스터에서 어떤 하나 이상의 마지막 4비트가 또한 "1"이 되는 경우 QFLG는 1이 된다. 이 특징은 서비스가 특별한 채널유닛에 의해 필요한 경우를 결정하기 위해 제1레지스터만을 판독하는 MDC를 허용한다. 단지 QFLG가 "1"로 셋되면 요구된 서비스의 정확한 성질을 결정하기 위해 제2레지스터를 판독하는 MDC에 대해 필요하게 된다.
제4도는 QFLG비트를 발생하고 BCI 인터페이스에서 MDC(제2도의 리드(42)상에)까지 서비스 요구를 제공하기 위해 활용되는 기본 회로의 회로 다이어그램이다. 마이크로컴퓨터(20) 기록 레지스터(70)내의 기록 비트는, 마이크로컴퓨터 인터페이스(제2도의 18도)에 위치한다. 이 레지스터는 핼스 레지스터(71)에 연결되며 비트가 기록 레지스터에 설정될 때마다 핼스 레지스터에 설정되도록, 제3도에 설명되어 있다. 비트, TRA, TRB, REA 또는 REB 각각은 마이크로컴퓨터 인터페이스(제2도의 18)에서 또다른 기록 레지스터(도시하지 않음)를 통해, 마이크로컴퓨터(20)로부터 ENABLE신호에 따라 관련 AND게이트(72-75)에 연결된다.
ENABLE신호가 1을 취하여, 어떤 비트가 1인 경우, 그때, NOR게이트(76)는 그것의 출력에서 제로를 발생한다. AND게이트(72-75) 및 NOR게이트(76)의 조합은 일반적으로 AND-OR-INVERT셀로 설명되며 지정(60)을 수여한다. 유사하게, 어떤 비트 TRC, TRD, REC 또는 RED가 "0"인 경우 AND-OR-INVERT셀(61)의 출력에서 나타난다.
상기 셀(60,61)의 출력은 인버트되어 "OR"게이트(62)에 연결되며, 상기의 출력은 표준 플립 플롭 회로(63)의 D입력에 연결된다. 따라서, "1"이 셀(60) 또는 (61)중 하나로부터 "0"의 결과로서 FF입력에서 나타나며, "1"는 플립플롭의 Q(출력)리드에 나타난다. 서비스 요구는 그것에 따라 발생된다.
셀(61)의 출력은 인버터(77)에 의해 래치된 정극성 엣기 검출기(64)의 입력에 연결되며, 어떤 비트 TRC, TRD, REC 또는 RED가 활성(0으로부터 →1)으로부터 수여되는 경우 그것의 출력에서 "1"을 발생한다. 상기 검출기(64)가 래치되므로서, 출력은 트리거링 비트가 "0"으로 리턴 될때 조차도 "1"로 남아 있는다. 상기 검출기(64)의 출력은 AND 게이트(65)의 하나의 입력에 연결된다. 인버트된 마스킹 비트는 AND게이트(65)의 다른 입력에 연결된다. 따라서, TRC, TRD, REC 또는 RED의 하나이상의 비트의 변화가 마스크되는 것을 요구하는 경우, →"0"은 AND게이트(65)의 출력에서 발생한다. 마스킹 비트가 AND게이트에 공급되게 취하여, 상기 엣지 검출기 출력에서 "1"은 AND게이트(65)의 출력에서 "1"을 발생한다. 이 출력은 OR게이트(66)의 입력 중 하나에 연결된다. 게이트(65)의 출력에서 "1"은 플립플롭(67)의 D입력에 공급된 OR게이트(66)의 출력에서 "1"을 발생한다. 이 입력은 제1헬스 레지스터의 QFLG비트를 구성하는 플립플롭의 Q리드(출력)에서 "1"을 발생할 것이다.
이는 표시 시스템과 호완성 있게 하기 위하여 레지스터내의 QFLG 비트를 기록하는 MDC 그 갖는 것이 바람직하다. 따라서, MDC로부터 인에이블 라인과 데이타 라인은 AND게이트(68)에 연결되며, 출력은 OR게이트(66)에 연결된다. 따라서, TRC, TRD, RED 또는 MDC 로부터 메세지 변화중 하나는 플립플롭(67)의 출력에서 QFLG비트를 셋한다.
상기 플립플롭을 리셋하기 위하여, 셀(61)의 출력은 또한 난-래치된 음극성 엣지 검출기(69)에 보낸다. 펄스는 모든 비트 TRC, TRD, REC 및 RED가 표시 상태(1→0로부터 간다)로 활성리턴내에 검출기의 출력에서 발생한다. 상기 검출기(69)의 출력은 D단자에서 입력을 오버리드하기 위해 플립플롭(67)의 CLR입력에 연결되고 그에 따라 Q단자에서 "0"을 발생한다.
이는 제4도의 회로에서 표시되며, 서비스 요구는 비트 그 자신으로 변화로 발생되며 QFLG 비트에 의해서는 변화되지 않는다. 따라서, 상기 서비스 요구는 물러가며 QFLG 비트는 상기 비트 중 하나가 클리어 되는 경우 자동적으로 리셋된다.
이는 QFLG비트를 분리적으로 클리어하는 것이 필요없다.
또한, QFLG비트가 MDC에 의해 셋되면, 모든 비트가 불확성으로 되고, 서비스 요구가 발생되지 않는다. 더구나, 상기 MDC는 어떤 비트, TRC, TRD, REC 또는 RED가 활성될 때 QFLG비트의 적당한 클리어링으로 인터페이스 되지 않으며 래치된 정극성 엣지 검출기(64)는 펄스가 음극성 엣지 검출기의 출력으로부터 공급될때까지 트리거 상태로 남아 있는다. QFLG를 클리어 하기 위해 MDC에 대한 방법은 AND게이트(65)의 입력에 마스킹 비트를 공급하기 위함이다.
본 발명에 여러 수정은 당업자에게 나타날 수 있다. 모든 그러한 변화는 본 발명의 범위내에서 적당히 고려되어 기술을 향상시키는 학습에 기본적으로 의존한다.

Claims (11)

  1. 디지탈 루프 캐리어 전송 시스템용 채널 유닛에 있어서,
    시스템의 다른 부분에서 서비스를 요구하는 정보를 포함하도록 조정되는 제1 및 제2레지스터(71)와,
    상기 제2레지스터내에서 다수의 비트의 논리적인 OR기능을 수행하여 상기 제1레지스터내로 상기 결과를 기록하는 수단(61,64,65,66,67)을 구비하는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛
  2. 제1항에 있어서,
    상기 채널 유닛은 4개의 채널에 서비스를 제공하도록 조정되며, 상기 제1레지스터는 제1 및 제2채널과 관계된 정보를 포함하도록 조정되고, 상기 제2레지스터는 제3 및 제4채널에 관계한 정보를 포함하도록 조정되는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛.
  3. 제2항에 있어서,
    상기 다수의 비트들은 제3 및 제4채널에 관계한 정보를 제공하는 4개의 비트(TRC, TRD, REC, RED)를 반드시 포함하는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛,
  4. 제3항에 있어서,
    상기 4개의 비트들은 상기 제3 및 제4채널 및 상기 제3 및 제4채널상에 있는 릴레이에 대한 테스트 요구 존재를 표시하는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛.
  5. 제1항에 있어서,
    상기 논리적인 OR기능을 수행하는 수단은 AND-OR-INVERT(61)셀을 구비하고 상기 기록 수단은 상기 셀의 출력에 연결된 엣지 검출기(64)를 구비하며, 상기 엣지 검출기의 출력은 플립 플롭 회로(67)에 연결되는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛,
  6. 제5항에 있어서,
    상기 엣지 검출기는 래치된 정극성 엣지 검출기를 구비하는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛.
  7. 제6항에 있어서,
    난-래치된 부극성 엣지 검출기를 포함하는 플립 플롭 회로를 클리어 하기 위한 수단을 더 구비하는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛.
  8. 제8항에 있어서,
    상기 채널 유닛으로부터 서비스 요구를 발생시키기 위하여 셀의 출력에 연결된 제2플립 플롭(63)을 더 구비하는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛.
  9. 제5항에 있어서,
    OR게이트(66)를 통해서 플립 플롭에 연결되어, 금속 분포 제어기로 하여금 논리적인 OR기능과 교번적으로 제1레지스터내로 기록하도록 하는 수단(68)을 더 구비하는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛.
  10. 제5항에 있어서,
    상기 엣지 검출기의 출력은 AND 게이트(65)중 하나의 입력에 연결되며, 한편 상기 AND 게이트의 또 다른 입력은 인버트된 마스킹 비트를 수신하도록 조정되는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛.
  11. 제1항에 있어서,
    상기 레지스터에 연결된 마이크로컴퓨터(20)를 더 구비하는 것을 특징으로 하는 디지탈 루프 캐리어 전송 시스템용 채널 유닛.
KR1019920024118A 1991-12-30 1992-12-14 디지탈루프캐리어전송시스템용채널유닛 KR100279163B1 (ko)

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