KR100278572B1 - 비수성 유전체 조성물 및 집적 회로 디바이스 형성 방법 - Google Patents

비수성 유전체 조성물 및 집적 회로 디바이스 형성 방법 Download PDF

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Abstract

본 발명은 (ⅰ) 기판과, (ⅱ) 그 기판상에 위치하는 금속 회로선(metallic circuit lines)과, (ⅲ) 그 회로선상에 위치하는 유전체 재료를 포함하는 집적 회로 디바이스를 제조하는 공정에 관한 것이다. 150℃보다 높은 비등점을 갖는 유기 아민(organic amine)이 있는 경우 유전체 재료는 실세스퀴옥산 전구 물질(silsesquioxane precursor)의 축합 생성물을 포함한다.

Description

비수성 유전체 조성물 및 집적 회로 디바이스 형성 방법{PROCESS FOR MANUFACTURE OF INTEGRATED CIRCUIT DEVICE}
본 발명은 집적 회로 디바이스에서의 개선된 유전체층 제조 공정에 관한 것이다.
미세 전자 공학(microelectonics) 업계에서는 다중레벨 집적 회로 디바이스, 예를 들면, 메모리 및 논리 칩의 회로 밀도를 증가시켜, 이들의 성능을 증대시키고 비용을 감소시키고자 하는 요구가 끊임없이 존재한다. 이러한 목적을 성취하기 위해, 칩상의 최소 피처(feature) 크기, 예를 들면 회로 선폭을 감소시키고, 유전 상수를 낮추며, 집적 회로 디바이스의 제조 동안 유전체층에 균열이 생기는 것을 방지하여 삽입된 유전체 재료층의 특성을 향상시킬 필요가 있다.
집적 회로 디바이스에서 사용되는 종래 기술의 한 유전체 재료는 슬러리화된 유리 가루(slurried particulate glass)로서, 이것이 막으로서 기판위에 피복되고 소결(sintering)되어 유전체층을 형성한다. 불행하게도, 소결은 매우 높은 온도를 필요로 하며, 이는 일부 응용예에서는 적합하지 않다. 미세 전자 공학에서 유전체 재료로서 사용되는 메틸 실세스퀴옥산(methyl silsesquioxane)의 한 용액이 AS-418라는 상표로서 얼라이드 시그널사(allied Signal Corp.)에 의해 판매되고 있다. 미세 전자 공학에서 사용하는 하이드리도실세스퀴옥산(hydridosilsesquioxane)의 한 용액이 또한 FOX라는 상표로서 다우 코닝사(Dow Corning Corp.)에 의해 판매되고 있다. 그러나, 실세스퀴옥산의 막, 특히 미세 전자 공학에서 유전체층으로 필요한 보다 두꺼운 막은 제조 동안 균열이 생기는 경향이 있다. 쉽게 후막으로 형성되고 균열 없이 처리되는 낮은 유전율을 갖는 조성물(dielectric composition)에 대한 지속적인 요구가 당 기술 분야에 존재해 왔다.
따라서 본 발명의 목적은 집적 회로 디바이스내의 유전체층을 형성하기 위한 개선된 유전체 조성물 및 공정을 제공하는 것이다.
도 1은 본 발명의 집적 회로 디바이스의 일부를 횡단면으로 도시한 도면.
도 2 내지 도 5는 본 발명의 집적 회로 디바이스를 제조하는 공정을 도시하는 도면.
도 6 내지 도 8은 본 발명의 집적 회로 디바이스를 제조하는 다른 공정을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
2, 18 : 기판 4 : 금속 회로선
6 : 유전체 재료 8, 20 : 금속 스터드
10, 24 : 유전체 조성물의 막 12, 22 : 트렌치
14, 16 : 금속막
본 발명의 그 외의 목적 및 장점은 후술하는 내용으로부터 명백해질 것이다.
본 발명은 집적 회로 디바이스를 제조하는 공정에 관한 것이다. 본 발명의 공정에서 사용하는 유전체 조성물은 실세스퀴옥산 전구 물질(silsesquioxane precursor) 및 150℃보다 높은 비등점을 갖는 유기 아민(organic amine)을 포함한다. 집적 회로 디바이스는 (ⅰ) 기판과, (ⅱ) 그 기판상에 위치하는 상호접속 금속 회로선(interconnecting metallic circuit lines)과, (ⅲ) 그 회로선상에 연속하여 (회로선위 및/또는 회로선들 사이에) 위치하는 유전체 재료를 포함한다. 집적 회로 디바이스 내의 유전체 재료는 축합된 그물구조형 실세스퀴옥산(condensed silsesquioxane network)이다.
집적 회로 디바이스를 형성하는 공정은 비수성(nonaqueous) 유전체 조성물, 즉 낮은 분자량의 실세스퀴옥산 전구 물질 및 150℃보다 높은 비등점을 갖는 유기 아민 염기의 막을 열적으로 농축하는 것을 수반한다. 실세스퀴옥산 전구 물질 및 아민은 유기 용매로 용해된다. 높은 비등점의 아민은 그물구조형 실세스퀴옥산이 낮은 온도에서 놀랄만큼 크게 축합되게 하며, 따라서 개선된 특성을 갖는 유전체 조성물의 막이 얻어진다.
본 발명의 보다 전체적인 개시내용은 첨부되는 도면과 후술하는 본 발명의 상세한 설명에 제공되어 있다.
도 1에는 본 발명의 공정에 의해 제조된 집적 회로 디바이스의 실시예가 도시되어 있다. 이 디바이스는 전반적으로 기판(2), 금속 회로선(4), 유전체 재료(6)를 포함한다. 기판(2)은 그 안에 형성된 수직 금속 스터드(vertical metallic studs)(8)를 갖는다. 회로선은 디바이스내에 전기 신호를 분배하고 디바이스에 입력되는 전력 및 디바이스로부터 출력되는 신호를 제공하도록 기능한다. 적절한 집적 회로 디바이스라면 수직 금속 스터드에 의해 상호접속된 다층 회로선을 포함할 것이다.
적절한 디바이스 기판으로는 실리콘(silicon), 실리콘-게르마늄(silicon-germanium), 실리콘 질화물(silicon nitride), 갈륨 비소화물(gallium arsenide)을 들 수 있다. 다른 적절한 기판도 본 기술 분야의 당업자에게 잘 알려져 있다. 다층 집적 회로 디바이스에서는, 절연되고 평탄화된 회로선의 하부층도 기판으로서 또한 기능할 수 있다.
적절한 회로선으로는 통상 구리, 알루미늄, 텅스텐, 금, 은, 또는 그의 합금과 같은 전기적으로 도전성인 금속 재료를 들 수 있다. 선택에 따라, 회로선은 니켈, 탄탈륨, 또는 크롬으로 된 층, 및/또는 장벽(barrier) 또는 접착층(예를 들면, SiN, TiN) 등의 다른 층과 같은 금속 라이너(metallic liner)로 코팅될 수 있다.
본 발명의 공정은 회로선 위 및/또는 회로선 사이, 그리고 기판 위에 위치하는 유전체층을 형성하는 단계를 수반한다. 다층 집적 회로 디바이스에서, 이 유전체층은 자주 후속 회로선 층을 리소그래픽적으로 형성하기 위한 기판층으로서 기능하도록 평탄화된다.
본 발명에서 유전체로서 사용하기에 적합한 실세스퀴옥산은 당업자에게 잘 알려져 있다. 본 발명의 적절한 실세스퀴옥산은 알킬(alkyl)(예를 들면, C1-4- 알킬), 페닐(phenyl) 또는 알킬/페닐로 치환될 수도 있고 치환되지 않을 수도 있다. 바람직한 실세스퀴옥산은, 예를 들어 상업적으로 입수가능한(예를 들면, 오하이오주 페리스버그 테크니글래스(Techniglass, Perrysberg, Ohio)로부터 얻을 수 있는 GR650 및 960과 같은) 알킬(메틸) 페닐 실세스퀴옥산을 들 수 있다. 미국 특허 제 5,384,376 호 및 Chem. Rev. 95, 1409-1430(1995)에 개시된 바와 같은 그 외의 적절한 실세스퀴옥산이 본 기술 분야의 당업자에게 잘 알려져 있으며, 이들 문헌의 개시 내용은 이하 전 범위에서 참조 자료로 인용된다. 본 발명의 공정에 사용된 실세스퀴옥산은 바람직하게는 1500보다 작은 분자량 MN, 더욱 바람직하게는 1000보다 작은 분자량을 갖는 부분적으로 축합된 실세스퀴옥산이다. 실세스퀴옥산 전구 물질은 선택에 따라 테트라알콕시실란(tetraalkoxysilane), 예를 들면 테트라에톡시실란(tetraethoxysilane), 알킬/트리알콕시(alkyl/trialkoxy) 또는 트리할로 실리케이트(trihalo silicates) 또는 디알킬/디알콕시(dialkyl/dialkoxy) 또는 디할로 실리케이트(dihalo silicates)와 함께 혼합될 수 있다.
본 발명의 공정에서 사용하기 위한 적절한 유기 아민 염기로는 150℃보다 높은, 바람직하게는 175℃보다 높은, 보다 바람직하게는 200℃보다 높은 비등점을 갖는 1급, 2급, 3급의 지방족(aliphatic) 및 방향족(aromatic) 유기 아민을 들 수 있다. 적절한 아민으로는 하이드록시알킬 아민(hydroxyalkyl amines)과 같이 하이드록시(hydroxy)가 치환된 아민(예를 들면, 디에탄올아민(diethanolamine) 및 N-메틸디에탄올아민(N-methyldiethanolamine)), N-하이드록시 알킬 페닐 아민(N-hydroxy alkyl phenyl amine)(예를 들면, N-에틸-N-하이드록시아닐린(N-ethyl-N-hydroxyaniline))과 같은 N-하이드록시아민(N-hydroxyamines), N,N'-디하이드록시아닐린(N,N'-dihydroxyaniline) 및 비스(bis)(4-아미노사이클로헥실(4-aminocyclohexyl)) 메탄과 같은 다른 아민, 비스(γ-아미노프로필(γ-aminopropyl)) 다이실록산(disiloxane), N-메틸(N-methyl) (3,3'-디옥사-5.5' 디하이드록시(3,3'-dioxa-5,5' dihydroxy)) 디펜틸아민(dipentylamine)을 들 수 있다. 다른 적절한 아민으로는 에스테르(esters), 니트릴(nitriles), 아미드(amides) 또는 우레탄(urethanes)과 같은 다른 수소 결합 치환체로 작용하는 아민을 들 수 있다. 다른 적절한 아민은 앙겔로풀로스 등(Angelopoulos et al.)에 의한 미국 특허 제 5,310,626 호에 개시되어 있으며, 그 개시 내용은 이하 전 범위에서 참조 자료로 인용된다. 당업자에게는 다른 적절한 아민도 잘 알려져 있다. 바람직한 아민은 하이드록시 치환된 아민이다. 아민은 올리고머(oligomeric), 예를 들면 폴리에틸렌 이민(polyethylene imine) 또는 아미노(amino) 치환된 폴리에테르(polyethers)가 또한 될 수 있다. 아민은 유기 용매로 된 개시 실세스퀴옥산의 용액내에 적절하게 용해될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예의 공정중 제 1 단계는 실세스퀴옥산 전구 물질 및 유기 아민을 포함하는 본 발명의 유전체 조성물의 층 또는 막(10)을 기판(2)상에 배치하는 것이다. 기판(2)은 수직 금속 스터드(8)를 구비하는 것으로 도시되어 있다. 비수성 유전체 조성물은 아민 및 실세스퀴옥산 전구 물질을 위한 적절한 유기 용매내에 용해되어 용액을 형성한다. 적절한 유기 용매로는 N,N' 디메틸프로필렌우레아(dimethylpropyleneurea; DMPU), NMP, 프로필렌 글리콜 모노메틸 에테르 아세테이트(propylene glycol monomethyl ether acetate), 에틸 락테이트(ethyl lactate), 에틸 β-메톡시프로피오네이트(ethyl β-methoxypropionate), γ-부티로락톤(γ-butyrolactone) 등을 들 수 있다. 아민 농도는 적절하게 실세스퀴옥산의 약 0.1-1.2 mmoles/gram이 될 것이다. 비수성 용액은 스핀(spin), 딥(dip) 또는 스프레이 코팅(spray coating) 또는 닥터 블레이딩(doctor blading)과 같은 종래 기술의 알려진 방법에 의해 기판에 막으로서 도포된다. 이 막은 0.5 미크론보다 두꺼운 두께, 바람직하게는1.0 미크론보다 두꺼운, 보다 바람직하게는1.5 미크론보다 두꺼운 두께를 가질 것이다. 이 용액은 높은 고체 함량에서, 예를 들면 20 중량 %보다 높은, 바람직하게는 30 중량 %보다 높은 함량에서 낮은 점성을 가짐에 따라 기판을 평탄화시키고, 캡을 채우게 되어 경화된 막이 보다 두꺼워질 것이다. 공정의 제 2 단계는 램프 방식으로(rampwise) 막을 고온으로 가열시켜 실세스퀴옥산의 실릴 반응성기(silyl reactive groups)를 상호 축합(cross-condense)하는 것이다. 유기 아민 염기는 연장 반응(extension)과 상호 축합 반응(cross-condensation)를 촉매 반응시켜 낮은 온도에서 높은 경화도가 가능하도록 한다. 아민은 150℃보다 높은 비등점을 가짐에 따라 실세스퀴옥산의 축합 동안 원래대로 남아 있고 축합 반응의 완료시에 가열에 의해 제거된다.
도 3을 참조하면, 공정의 제 3 단계는 유전체 조성물의 층(10)을 리소그래픽적으로 패터닝하여 조성물의 층에 트렌치(12)(함몰부(depressions))를 형성하는 것이다. 도 3에 도시된 트렌치(12)는 기판(2) 및 금속 스터드(8)까지 연장된다. 리소그래픽 패터닝은 통상 (ⅰ) 쉬프리(Shipley)사 또는 획스트 셀라니즈(Hoschet Celanese)사에 의해 판매되는 것과 같은 포지티브 또는 네가티브 레지스트(AZ 포토레지스트)로 유전체 조성물의 층(10)을 코팅하고, (ⅱ) 전자기파, 예를 들면 193㎚을 포함하는 UV 또는 심층 UV와 같은 복사선으로 포토레지스트를 (마스크를 통해) 이미지 별로(imagewise) 노출시키며, (ⅲ) 레지스트로, 예를 들면 적절한 염기성 현상액으로 상을 현상시키고, (ⅳ) 반응성 이온 빔 에칭(RIE)과 같은 적절한 전사 기법으로 유전체 조성물의 층(10)을 통해 기판(2)까지 상을 전사하는 것이다. 당업자에게는 톰슨 등(Thomson et al.)에 의한 "Introduction to Microlithography"(1994)에서 개시된 바와 같은 적절한 리소그래픽 패터닝 기법이 잘 알려져 있으며, 이는 이하 전 범위에서 참조 자료로 인용되어 있다.
도 4를 참조하면, 본 발명의 집적 회로를 형성하는 공정의 제 4 단계에서, 패터닝된 유전체층(10)상에 금속막(14)이 증착된다. 바람직한 금속 재료로는 구리, 텅스텐, 알루미늄 또는 그 합금을 들 수 있다. 이 금속은 스퍼터링(sputtering), 레이저 증발법(laser vaporization), 화학적 증착법(CVD), 플라즈마 증강(plasma-enhanced) CVD, 전해 및 무전해 증착법(electro and electroless deposition), 스퍼터링 등과 같은 종래 기술의 알려진 기법에 의해 패터닝된 유전체층상으로 적절하게 증착된다.
도 5를 참조하면, 공정의 최종 단계는 잉여 금속 재료를 제거하고 전체 웨이퍼 표면을 평탄화시킴으로써 막(14)이 패터닝된 유전체층(10)과 편평하게 되게 하는 것이다. 이것은 화학적/기계적 폴리싱 또는 선택적 습식 또는 건식 에칭을 이용하여 성취될 수 있다. 적절한 화학적/기계적 폴리싱 방법은 당업자에게 잘 알려져 있다.
도 6 내지 도 8을 참조하면, 집적 회로 디바이스를 제조하는 본 발명의 공정의 다른 실시예를 도시한다. 본 실시예에서 공정의 제 1 단계는 기판(18)상에 금속막(16)을 증착하는 것이다. 기판(18)에는 수직 금속 스터드(20)가 또한 제공된다. 도 7을 참조하면, 공정의 제 2 단계에서, 금속막이 마스크를 통해 리소그래픽적으로 패터닝되어 트렌치(22)를 형성한다. 도 8을 참조하면, 공정의 제 3 단계에서, 패터닝된 금속막(16)상에 본 발명의 유전체 조성물의 층(24)이 증착된다. 공정의 최종 단계에서, 조성물은 실세스퀴옥산을 완전하게 축합시키도록 가열된다. 선택에 따라, 다층 집적 회로에서 후속의 처리를 위해 유전체층 자체가 평탄화될 수 있다.
본 발명의 유전체 조성물은 80℃에서 3.0보다 낮은 유전율, 바람직하게는 2.7보다 낮은, 보다 바람직하게는 2.5보다 낮은 유전율율 갖는다. 이 조성물은 개선된 기계적인 강인성(toughness) 및 폴리싱 특성, 개선된 열 안정성 및 개선된 유전적 특성을 갖는다. 또한, 유전체 조성물은 심지어 두꺼운 막(예를 들면, 10 미크론보다 두꺼운 두께) 및 높은 주위 습도에 대해서도 균열에 내성이 있는 개선된 기계적인 특성을 갖는다. 조성물은 다중레벨 집적 회로 디바이스에서 부가적인 회로 레벨의 리소그래픽 형성을 촉진하도록 화학적으로/기계적으로 평탄화될 수 있다. 유전체 조성물은 기판에 잘 부착된다. 유전체 조성물은 가열 동안 최소한으로 수축된다.
다음의 실시예에서는 본 발명의 공정을 상세히 기술할 것이다. 세부적인 준비는 본 발명의 범위내에 해당하며, 앞서 개시한 보다 일반적으로 기술된 방법을 예시하기 위해 제공된다. 실시예는 단지 예시를 위한 것 뿐이지, 본 발명의 범위를 제한하고자 하는 것은 아니다.
실시예 1 - 막 형성
프로필렌 글리콜 모노메틸에테르 아세테이트(propylene glycol monomethylether acetate)에서 1H NMR에 의해 결정된 700 내지 900g/mole 사이의 평균 분자량을 갖는 30% w/w의 고체 메틸실세스퀴옥산(methylsilsesquioxane) 용액이 준비되고 여과된다(0.2 미크론). 용액에 N-메틸디에탄올 아민(N-methyldiethanol amine) 용액의 중량 기준에 의해 4%가 부가된다. 이 용액은 즉시 여과되고(0.2 미크론 정도) 막(1.2 미크론)이 스피닝에 의해 마련된다. 막은 210℃로 램프되고 2시간 동안 유지된다. 그리고 나서 막은 410℃로 램프되고 이 온도에서 2시간 동안 유지된다.
실시예 2 - 막 테스팅
(a) 균열 형성
피라미드 다이아몬드 형상의 인덴터 팁(indentor tip)으로 막내에 균열이 생성된다. 균열의 전파는 2×10-6m/s의 속도로 진행된다. 아민없이 동일한 절차로 형성된 동일한 두께의 메틸실세스퀴옥산 MSSQ 막은 3×10-5m/s의 속도로 전파된다.
(b) 유전율 실온에서 2.62
실시예 1의 막 2.48
MSSQ의 막 실온에서 2.75
100℃에서 2.69
본 발명은 특정의 실시예를 참조하여 기술되었으나, 본 발명의 세부사항이 제한 조건을 구성하지 않으며 본 발명의 정신 및 범주로부터 벗어나지 않고 각종 실시예에 대해 변형 및 수정이 가해질 수 있고, 이러한 동등한 실시예는 본 발명의 범위내에 포함되는 것이 명백해질 것이다.
상기한 바와 같은 본 발명에 따르면, 두꺼운 막내로 용이하게 형성되고 균열없이 처리될 수 있는 낮은 개선된 유전체 조성물 및 개선된 집적 회로 디바이스에서의 유전체층 형성 공정을 제공하게 된다.

Claims (6)

  1. 실세스퀴옥산(silsesquioxane) 및 150℃보다 높은 비등점을 갖는 유기 아민(organic amine)을 포함하는 비수성 유전체 조성물(nonaqueous dielectric composition).
  2. 제 1 항에 있어서,
    상기 유기 아민은 200℃보다 높은 비등점을 갖는 비수성 유전체 조성물.
  3. 제 2 항에 있어서,
    상기 유기 아민은 하이드록시아민(hydroxyamine)인 비수성 유전체 조성물.
  4. 제 3 항에 있어서,
    상기 실세스퀴옥산은 C1-4알킬 실세스퀴옥산 또는 C1-4알킬/페닐 실세스퀴옥산인 비수성 유전체 조성물.
  5. 집적 회로 디바이스를 형성하는 방법에 있어서,
    (a) 기판상에, 실세스퀴옥산 및 150℃보다 높은 비등점을 갖는 유기 아민의 비수성층을 위치시키는 단계와,
    (b) 상기 조성물을 가열시켜 상기 실세스퀴옥산을 반응시키는 단계와,
    (c) 상기 유전체층을 리소그래픽적으로 패터닝하는 단계와,
    (d) 상기 패터닝된 유전체층상으로 금속막을 증착하는 단계와,
    (e) 상기 막을 평탄화하여 집적 회로를 형성하는 단계
    를 포함하는 집적 회로 디바이스 형성 방법.
  6. 집적 회로 디바이스를 형성하는 처리 방법에 있어서,
    (a) 기판상에 금속막을 증착하는 단계와,
    (b) 상기 금속막을 리소그래픽적으로 패터닝하는 단계와,
    (c) 상기 패터닝된 금속막상에, 실세스퀴옥산 및 150℃보다 높은 비등점을 갖는 유기 아민을 포함하는 유전체 조성물의 비수성층을 증착하는 단계와,
    (d) 상기 조성물을 가열시켜 상기 실세스퀴옥산을 반응시키는 단계
    를 포함하는 집적 회로 디바이스 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1092234A1 (en) 1998-06-05 2001-04-18 Georgia Tech Research Porous insulating compounds and method for making same
US6156671A (en) * 1999-03-10 2000-12-05 United Microelectronics Corp. Method for improving characteristic of dielectric material
US6891237B1 (en) * 2000-06-27 2005-05-10 Lucent Technologies Inc. Organic semiconductor device having an active dielectric layer comprising silsesquioxanes
US6764958B1 (en) * 2000-07-28 2004-07-20 Applied Materials Inc. Method of depositing dielectric films
TWI226103B (en) 2000-08-31 2005-01-01 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
US6537733B2 (en) 2001-02-23 2003-03-25 Applied Materials, Inc. Method of depositing low dielectric constant silicon carbide layers
US6670285B2 (en) 2001-03-14 2003-12-30 International Business Machines Corporation Nitrogen-containing polymers as porogens in the preparation of highly porous, low dielectric constant materials
US6685983B2 (en) 2001-03-14 2004-02-03 International Business Machines Corporation Defect-free dielectric coatings and preparation thereof using polymeric nitrogenous porogens
GB0108274D0 (en) * 2001-04-03 2001-05-23 Dow Corning preparation of silicone resins
US6656837B2 (en) * 2001-10-11 2003-12-02 Applied Materials, Inc. Method of eliminating photoresist poisoning in damascene applications
US8101015B2 (en) * 2003-10-07 2012-01-24 Honeywell International Inc. Coatings and hard mask compositions for integrated circuit applications methods of production and uses thereof
US7378456B2 (en) * 2004-01-30 2008-05-27 Promerus Llc Directly photodefinable polymer compositions and methods thereof
US20050192409A1 (en) * 2004-02-13 2005-09-01 Rhodes Larry F. Polymers of polycyclic olefins having a polyhedral oligosilsesquioxane pendant group and uses thereof
DE602004021085D1 (de) * 2004-03-11 2009-06-25 Corning Inc Keramikzusammensetzung mit einem Silsesquioxanpolymer
US8901268B2 (en) 2004-08-03 2014-12-02 Ahila Krishnamoorthy Compositions, layers and films for optoelectronic devices, methods of production and uses thereof
US8557877B2 (en) 2009-06-10 2013-10-15 Honeywell International Inc. Anti-reflective coatings for optically transparent substrates
US8864898B2 (en) 2011-05-31 2014-10-21 Honeywell International Inc. Coating formulations for optical elements
EP3194502A4 (en) 2015-04-13 2018-05-16 Honeywell International Inc. Polysiloxane formulations and coatings for optoelectronic applications

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3278567D1 (en) * 1981-10-03 1988-07-07 Japan Synthetic Rubber Co Ltd Solvent-soluble organopolysilsesquioxanes, processes for producing the same, and compositions and semiconductor devices using the same
US5767014A (en) * 1996-10-28 1998-06-16 International Business Machines Corporation Integrated circuit and process for its manufacture

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