KR100275981B1 - 전기적이중층커패시터 - Google Patents

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마사꼬 이나가와
무네까즈 아오끼
게이따로 가츠
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명의 스택형 전기적 이중층 커패시터에서, 복수의 유닛셀들은 각각, 다공성 격리판의 매개체를 갖고 서로 마주보는 한 쌍의 분극 전극, 한 쌍의 집전 부재, 및 상기 전극 및 집전 부재를 둘러싸는 개스킷을 갖는다. 상기 개스킷은, 방열 홀이 스택의 입구에 적층 방향과 평행하거나 흑은 수직인 방향으로 형성되는 것을 허용하는 특유의 구성을 갖는다. 이는, 빠른 충전 및 방전 시간에 커패시터에 열이 축적되는 것을 방지하여 커괘시터의 신뢰성을 강화한다.

Description

전기적 이중층 커패시터
본 발명은 전기적 이중층 커패시터(electric double layer capacitor)에 관한 것으로, 특히, 활성탄/탄소 합성물(Activated Carbon/Carbon composite:AC/C 합성물)에 의해 구현된 분극화된 전극을 갖는 스택형의 전기적 이중층 커패시터에 관한 것이다. 전기적 이중층 커패시터는, 알루미늄 전해 커패시터로 이용가능한 것보다 더 큰 정전용량을 가지며, 이차 전지에 포함되는 충/방전 제어회로를 필요로 하지 않는다. 이들 장점 때문에, 이러한 형의 커패시터는 관습적으로 주로, 전자장치 내에 포함된 메모리를 백업(back up)하기 위해, 그리고 전력 공급 실패시 순간적으로 모터, 액츄에이터 및 유사한 기계 부품을 스타트-업(start-up)하기 위해 사용되어 왔다. 커패시터에 구비된 분극 전극들은 일반적으로, 예를들면 전기분해에 의해 주입된 전해 혹은 활성탄 섬유들과 분상의 활성탄의 혼합물의 페이스트와 같은 넓은 표면적을 갖는 AC/C 합성물 전극으로서 구현된다. 최근에는, 일본 특허 공개 제4-288361호 공보에 개시된 바와 같이, 활성탄/폴리아센(polyacene) 합성물로 형성된 분극 전극들이 제안되어 왔다. 이 합성물은, AC/C 합성물의 분말 혹은 섬유들 및 낟알상 혹은 분상의 페놀 수지의 합성물을 열에 의해 세팅하게 함으로써, 그리고 그후 그것을 비산화성의 분위기(nonoxidizing atmosphere)에서 가열함으로써 생성된다. 이러한 종류의 분극 전극을 갖는 전기적 이중층 커패시터는, 수 암페어 내지 수천 암페어 정도의 전류에 의해 재빨리 충전 및 방전될 수 있다.
전기적 이중층 커패시터는 종종, 스타트-업 시에 큰 에너지를 필요로 하는 모터, 액츄에이터 혹은 유사한 기계 부품을 위한 순간적인 에너지원으로 사용된다. 따라서, 상기 커패시터는 고 신뢰성, 작은 사이즈 및 경량이어야 한다. 완전 밀봉된 종래 커패시터가 갖는 문제점은, 그것이 수 암페어 내지 수천 암페어 크기 만큼의 전류에 의해 재빨리 충전 및 방전될 때에 주울 열이 커패시터에 축적되며 신뢰성을 떨어뜨린다는 것이다. 예로서 일본 실용신안 공개 제63-9125호 공보가 이상의 문제점을 해결하기 위한 전기적 이중층 커패시터를 개시하고 있지만, 다음의 문제점 (1) 내지 (3)이 여전히 해결되지 않은 채로 남게된다.
(1) 방열 효율 및 그에 따라 상기 커패시터로서 달성가능한 신뢰성이 낮다.
(2) 상기 커패시터는 큰 사이즈이고 무겁다.
(3) 상기 커패시터는 생산성을 향상시킬 수 없다.
상기 문제 (1) 내지 (3)이 해결되지 않는 이유는 이후에 설명될 것이다.
따라서, 본 발명의 목적은, 고 신뢰성의, 작은 사이즈의 및 가벼운 그리고 생산성을 향상시긴 전기적 이중층 거패시터를 제공하는 것이다.
본 발명에 따르면, 유닛셀들이 적층된 전기적 이중층커패시터에서, 각 유니셀은, 다공성 격리판을 사이에 두고 상호 대향하는 한 쌍의 분극 전극, 상기 다공성 격리판과 마주보는 면과 반대편의 각 분극 전극의 면과 각각 접촉하는 한 쌍의 집전부재, 상기 분극 전극을 둘러싸는 개스킷, 및 상기 개스킷 내에 포함되고 상기 유닛셀들의 적층 방향과 평행 혹은 수직인 방향에서 전개되는 방열 홀을 갖는다.
또한, 본 발명에 따르면, 유닛셀들이 적층된 전기적 이중층 커패시터에서, 각 유닛셀은, 다공성 격리판을 사이에 두고 상호 대향하는 한 쌍의 분극 전극, 상기 다공성 격리판과 마주보는 면과 반대편의 각 분극 전극면과 각각 접촉하는 한 쌍의 집전 부재, 상기 분극 전극을 둘러싸는 개스킷, 및 상기 개스킷에 의해 둘러싸인 공간을 적층 방향과 수직인 면에서 상호 독립적인 복수의 공간으로 분할하는 격벽을 갖는다.
본 발명의 상기 및 다른 목적, 특징 및 장점들은 첨부 도면을 참조한 다음의 상세한 설명으로부터 명백하게 될 것이다.
첨부 도면에서, 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
도1은 종래의 전기적 이중층 커패시터에 포함된 유닛셀의 단면도.
도2는 종래의 커패시터에 포함된 개스킷을 보여주는 사시도.
도3은 도2의 개스킷을 포함하는 전기적 이중층 커패시터를 보여주는 사시도로서 제1비교예를 나타낸 도.
도4는 방열기를 포함하는 또 다른 종래의 전기적 이중층 커패시터를 보여주는 단면도.
제5는 본 발명에 따른 전기적 이중층 커패시터의 제1실시예를 보여주는 사시도.
도6a는 제1실시예에 포함된 개스킷의 특정 구성을 보여주는 사시도.
도6b는 제1실시예에 포함된 개스킷의 또다른 특정 구성을 보여주는 평면도.
도7은 본 발명의 제2실시예를 보여주는 사시도.
도8은 제2실시예에 포함된 개스킷을 보여주는 사시도.
도9는 본 발명의 제3실시예를 보여주는 사시도.
도10은 본 발명의 제3실시예 및 제4실시예에 적용가능한 개스킷을 보여주는 사시도.
도11은 본 발명의 제4실시예를 보여주는 사시도.
도12는 도2의 개스킷으로 구현된 전기적 이중층 커패시터를 보여주는 사시도로서 제2비교예를 나타낸 도.
본 발명을 더 잘 이해하기 위해, 종래의 전기적 이중층 커패시터에 대해 간단히 참조한다. 일반적으로, 이러한 타입의 커패시터는 차례로 일렬로 적층되는 복수의 유닛셀 및 유닛 커패시터들을 갖는다.
도1은, 종래의 커패시터에 포함된 유닛셀(5)을 보여준다. 도시된 바와 같이, 유닛셀(5)은, 예를들면 앞서 언급된 일본 특허 공개 제4-288361호 공보에 개시된 바와 같은 활성탄/폴리아센 합성물과 같은, 고체 활성탄으로 이루어진다. 집전부재들(2)은 각각 상기 전극(1)에 부착되며, 각각은 도체 탄소를 포함하는 고무 혹은 플라스틱으로 헝성된다. 상기 전극들(1)은 다공성 격리판(4)의 매개체와 상호 대향한다. 도2에서 보인 프레임-유사 개스킷(3A) 및 집젼부재(2)가 유닛셀(5) 내의 전해질을 밀봉한다.
상기 커패시터가 견디는 전압은 전해질의 전해 전압에 의하여 제한된다. 도3에서 보여지듯이, 소망의 전압을 구현하는 복수의 유닛셀들(5)이 차례로 일렬로 적층되어, 셀 스택(11)을 구성한다. 셀 스택(11)은, 유닛셀들(5)간의 및 유닛셀들(5)과 말단 전극(6A, 6B)간의 접촉 저항을 감소시키기 위해, 한 쌍의 플레이트들(7) 사이에서 그리고 상기 플레이트들에 의해 지지된다.
이러한 형의 커패시터는 종종, 앞서 기술하였듯이, 스타트-업 시에 큰 에너지를 필요로 하는 모터, 액츄에이터 혹은 유사한 기계 부품에 대한 순간적인 에너지원으로 사용된다. 따라서, 커패시터는 고 신뢰성, 작은 사이즈 및 경량성이어야 한다. 도3에 보인 완전 밀봉된 커패시터가 갖는 문제점은, 그것이 수 암페어 내지 수천 암페어 크기의 전류에 의해 재빨리 충전 및 방전될 때, 주울열이 셀 스택(11)에 축적되어 신뢰성을 떨어뜨린다는 점이다.
도4는, 상기 문제점에 대한 해결로써 일본 특허 공개 제63-9125호에 제안된 전기적 이중충 커패시터를 보여주고 있다. 도시된 것처럼, 상기 커패시터는 케이싱(9)의 일부를 형성하는 방열기(10)를 포함한다. 상기 커패시터가 방전될 때, 셀 스택(11)에서 발생된 열은 방열기(10)를 통해 외부로 전달된다.
상기 문제점(1) 내지 (3)은 이하에서 상세히 논의될 것이다.
문제점(1)은, 방열 효율 및 이에 따른 신뢰성이 다음과 같은 이유로 낮다. 방열기(10)는 단자들을 포함하는 케이싱(9)의 일부로서 주조된다. 도4에서 보여지는 것처럼, 방열기(10)는, 최대 방열 효율을 나타내는 케이싱(9)의 일측 표면에 주조되나, 상기 면의 반대 표면에는 구비되지 않는다. 따라서, 방전시 셀 스택에 축적된 열은, 방열기(10)를 갖는 표면 및 방열기(10)를 갖지 않는 표면의 각각을 통해 상이한 정도로 방열된다. 결국, 온도 구배가 셀 스택(11)에서 발생하며, 구배가 열 축적의 방향으로 상기 스택(11)의 ESR(Equivalent series resistance : 등가 직렬 저항)에서 발생하도록 한다. 결국 상기 ESR의 구배는 불균일한 포텐샬 분포(각각의 유닛셀(5)에 의해 유지되는 전압)로 귀결된다. 즉, 온도는 방열기(10)로 인하여 열이 방사되는 쪽에서 낮고, 반대쪽에서 높다. 온도가 높은 쪽에서의 유닛셀들(5)은 그들의 허용가능 전압이 더 낮아지게 된다. 상기 커패시터가 그러한 조건에서 방전되었을 때, 과중 부하가 몇몇 유닛셀들(5) 상에 작용하여 이 유니틀 셀들이 파손되며, 결국 전체 스택(11)의 연속적인 파손으로 귀결된다. 또 다른 방열기(10)가 셀 스택의 다른쪽에 구비된다 할지라도, 열이 셀 스택(11) 내에 축적되기 때문에 내부와 외부사이에서 온도 구배가 발생한다.
문제점(2)는, 상기 커패시터가 큰 사이즈 및 중량을 가진다는 것이다. 이는, 케이싱(9)의 외부에 구비된 방열기(10)가 셀 스택(11) 내에 축적된 전체열을 방출하기에 높은 방열 효율을 가져야 하기 때문이다. 방열기(10)가 무거운 금속으로 형성되며 상당한 두께를 가지도록 구비되지 않고는, 그러한 방열 효율이 달성되지 않는다.
문제점(3)은, 방열기(10)가 나중에 케이싱(9)에 주조되어야 하기 때문에 생산성을 향상시키는 것이 곤란하다는 것이다. 방열기(10)가 먼저 케이싱(9)에 주조되어질 수도 있다. 그러나, 이러한 종류의 설계는, 후에 셀들(5)의 적층 방향으로 전체 셀 스택(11)의 기압을 일정하게 유지하는 것을 어렵게 만든다.
본 발명에 따른 전기적 이중층 커패시터의 바람직한 실시예가 이하에 기술될 것이다.
[제1실시예]
도5 및 도6a에 있어서, 본 발명을 구체화하는 전기적 이중층 커패시터는 유닛셀들(5)을 포함하는 바, 유닛셀들의 각각은, 한쌍의 고체 분극 전극들(1)(도1)이 다공성 격리판(4)(도1)의 매개체와 상호 대향하고 있다는 점에서, 도1에 보인 유닛셀과 등가이다. 도6a에 보인 바와 같이, 상기 예로서의 실시예에서, 개스킷(3B)은 일반적으로 'H' 자의 형태를 취하는 적층 방향에 수직한 면을 갖는다. 서브셀 5A 및 5B 로서 구현된 두 개의 유닛셀들은 상기 적층 방향에 수직한 평면에 나란히 배열되며 각각의 개스킷(3B)에 의해 함게 접속된다. 분극 전극들(1)은 AC/C 합성물, 즉, 일본 특허 공개 제4-288361호 공보에 교시된 활성탄/폴리아센 합성물로 이루어진다. 상기 활성탄은 어떤 종류의 바인더도 포함할 수 있으며, 페놀 수지 혹은 유사한 바인더를 포함하는 활성탄 분말이 블록을 형성하도록 소성되어지는 한, 어떤 종류의 방법에 의해서도 생성될 수 있다.
개스킷(3B)은, 분극 전극들(1), 집전부재들(2)(도1), 다공성 격리판(4) 및 전해질을 밀봉하는데 사용되며. 따라서 플라스틱이나 유사한 절연체로 이루어진다. 도시된 실시예에서. 개스킷(3B)은 열-저항 ABS(acrylonitrile-butadiene-styrene) 수지로 형성된다. 집전부재들(2)은, 탄소분말이나 유사한 것이 그 속에 혼합되어 반죽된 부틸 고무로 형성된다. 다공성 격리판(4)은, 부도체이며 이온 투과성이 있는 한, 어떠한 소망의 물질로 형성되어도 좋다. 상기 실시예에서. 격리판(4)은 납 축전 전지에 사용되기 위한 유리 섬유 격리판으로서 구현될 수 있다.
상기 커패시터는 다음의 공정에 의해 제조된다. 분극 전극들(1)은, 다공성 격리판(4)의 매개체와 함께 상호 대향하도록 하는 방식으로 개스킷(3B)에 수용된다. 전해질이 전극들(1) 및 격리판(4)에 채워진 후, 집전부재들(2)이 개스킷(3B)에 장착된다. 그 결과. 상호 연결되는 두 개의 서브셀 5A 및 5B를 갖는 유닛셀이 제조 된다. 소망의 개수의 그러한 유닛셀들이 차례로 일렬로 적층되며, 그후 우측 및 좌측 서브스택(substacks) 11A 및 11B가 말단 전극 6A 및 6B를 통해 전기접속된다. 마지막으로, 한 쌍의 가압 판들 (7)이 상기 서브스택 11A 및 11B 의 반대단부에 장착되어, 커패시터를 완성한다.
일 샘플에 있어서, 서브셀 5A 및 5B 의 전극들(1)은 각각, 길이가 35mm이고, 폭이 50mm이며, 두께가 1mm이다. 서브셀 5A 및 5B 각각은, 길이가 40mm이고, 폭이 60mm이며, 두께가 2.2mm이다. 서브셀 5A 및 5B 는 5mm 거리만큼 이격되어 있으며, 그들의 접촉부에서의 두께는 5mm이다. 서브셀 5A 및 5B를 갖는 18개의 유닛셀 각각은, 15V의 전압을 견딜 수 있는 서브 스택 11A 및 11B를 형성하기 위해 서로에 대해 일렬로 적층되어 있다. 상기 예로서의 실시예에서, 방열 채널들(8)은 적층 방향과 평행한 방향으로 전개된다.
전해질로서는, 실제적으로 묽은 황산의 30 중량% 수용액으로 만들어진다. 전극들(1)은. 페놀계의 활성탄 분말과 분상의 페놀계의 수지를 중량비 70/30의 비율로 혼합한 후, 분쇄하고, 낟알 모양으로 만들며, 상기 혼합물을 소성함으로써 생산된다.
[제2실시예]
도7 및 도8에 있어서, 본 발명의 대체 실시예가 기술될 것이다. 도7에서 보여지는 바와 같이, 개스킷(3C)은 중심에 한쌍의 대칭적인 홈을 갖도록 형성되는 바; 상기 홈들은 방열 채널의 역할을 수행한다. 이 실시예에서; 상기 홈은 적층 방향과 수직한 방향으로 전개된다. 이 실시예는, 생산 조건 및 방법에 대해서 제1실시예와 동등하다.
일 샘플에 있어서, 서브셀 5C 및 5D는 그의 분극 전극들(1)을 갖는데, 길이가 35mm이고, 폭이 50mm이며, 두께가 1mm이다. 서브셀 5C 및 5D는 각각, 길이가 40 mm이고, 폭이 60mm이며, 두께가 2.2mm이다. 각 개스킷(3C)의 전면 및 후면 상에 형성된 홈들(8)은, 깊이가 1mm이고 길이가 5mm이며, 각각은 직사각형을 갖는다. 서브셀 5C 및 5D를 갖는 18개의 유닛셀들 각각은, 제1실시예에서처럼, 서브스택 11C 및 11D를 생성하기 위해 일렬로 적층된다. 서브 스택 11C 및 11D는 15V의 전압을 견디어 낸다.
제1실시예에서 사용된 전해질이 또한 제2실시예에서도 사용되었다.
[제3실시예]
도9 및 도10은 본 발명의 또다른 대체 실시예를 보여주고 있다. 도10에서 보여지는 바와같이, 개스킷(3D)은 서브스택 11E 및 11F의 적층 방향과 수직한 평면의 중심에서의 홀(hole)을 갖도록 형성된다. 도9에서 보여지는 바와같이, 말단 전극 6A 및 6B가 또한 개스킷(3D)의 홀(8)과 같은 크기의 홀을 갖도록 형성된다. 서브 스택 11E 및 11F 가 조립될 때. 상기 개스킷(3D)의 홀(8) 및 단자 전극 6A 및 6B의 홀들이 상호 정렬되어, 방열 채널을 헝성한다. 이 실시예는, 생산 조건 및 방법에 대해서 제1 및 제2실시예와 동등하다.
일 샘플에 있어서, 서브셀 5E 및 5F의 분극전극(1)은 각각, 길이가 35mm이고, 폭이 50mm이며, 두께가 1mm이다. 서브셀 5E 및 5F는 각각, 길이가 40mm이고 폭이 60mm이며, 두께가 2.2mm이다. 상기 홀(8)들은 각각 5mm의 직경을 갖는다.
제1 및 제2실시예에서 사용된 전해질이 또한 제3실시예에서도 사용되었다.
[제4실시예]
도11은 본 발명의 또다른 대체 실시예를 보여주고 있다. 이 실시예는, 생산 조건 및 방법에 대해서 제1 내지 제3실시예와 동등하다. 보여지는 바와 같이, 이 실시예는, 실린더상의 파이프(12)가 일렬로 정렬된 개스킷(3d)의 홀(8)들 및 말단 전극 6A 및 6B의 홀들내에 수용된다는 점을 제외하고는, 제3실시예와 동등하다. 파이프(12)는 높은 열 전도도를 갖는 Fe, Cu, Al, Bs 혹은 유사한 금속으로 만들어진다. 특정 구성으로, 파이프(12)는 5mm의 외경 및 3.5mm의 내경을 갖는다.
말단 전극들(6A)에 형성된 홀들의 벽은, 전극들(6A)이 파이프(12)에 의해 전기접속되는 것을 피하도록 절연 수지로 피복되었다.
[제1비교예]
도2에서 보인 개스킷(3A)이 도3에서 보인 커패시터를 제조하는데 사용되었다. 이 비교예는, 생산 조건 및 방법에 대해서 제1 내지 제3실시예와 동등하다.
일 샘플에 있어서, 분극 전극들(1)은 각각, 길이가 70mm이고, 폭이 50mm이며, 두께가 4mm이며, 각 유닛셀(5)은, 길이가 85mm이고, 폭이 60mm이며, 두께가 2.2mm이다. 각각 동일한 형상을 갖는 18개의 유닛셀들(5)은, 15V의 전압을 견디어 내는 셀 스택(11)을 제조하기 위해 서로 직렬로 적층되었다. 제1 내지 제3실시예에서 사용된 전해질이 상기 비교예에서도 사용되었다.
[제2비교예]
도2에서 보인 개스킷(3A)이 도12에서 보인 전기적 이중층 커패시터를 제조하는데 사용되었다. 그 커패시터는, 생산 조건 및 방법에 대해서 제1 내지 제3실시예와 동등하다. 특히, 이 비교예에서, 제1비교예의 커패시터와 동일한 구조의 커패시터가 케이싱(9) 내에 수용되었다. 이어서, 방열기(10)가 주조 혹은 접합되거나, 그렇지 않으면 유닛셀(5)의 적층 방향과 수직하게 케이싱(9)의 표면에 부착되었다. 케이싱(9) 및 방열기(10)는; 고유의 높은 열 전도도를 갖는 철(iron)로서 형성되었다. 말단 전극 6A 및 6B의 주위는 케이싱(9)과의 단락을 방지하기 위해 절연 수지로 피복되었다.
제1 내지 제4실시예에 의해 제조된 커패시터들 및 제1 및 제2비교예에 의해 제조된 커패시터들로서, 신뢰성 테스트가 수행되었다. 특히, 커패시터들은 각각, 주기적으로 충전 및 방전되었는 바, 일 주기는 10 초간 15V의 전압을 인가하고 그후 10 초간 그 단자들을 단락시킴으로써 이루어졌다. 상기 실시예 및 비교예의 각각에 대해, 30개의 샘플이 표준으로 준비되었다.
[표 1]
Figure kpo00001
이상의 표1은, 결함 있는 샘플의 누적 개수를 표시하고 있다.
표1에서 보여지듯이, ESR의 증가로 인하여, 제1비교예의 경우 모든 샘플이 1O3사이클 이내에서 파괴되었으며, 제2비교예의 경우 1O4사이클 이내에서 파괴되었다. 반면, 제1내지 제4실시예의 모든 샘플은 104사이클 이후에도 동작 가능하였다. 제2비교예가 제1비교예 보다 신뢰성에 있어 더 우수했던 이유는, 아마 케이싱(9)에 부착했던 방열기들이 열 방출을 촉진시켰기 때문이었을 것이다.
제1 내지 제4실시예들은 아마 다음과 같은 이유로 제2비교예보다 더 신뢰성이 있다. 제2비교예에서, 커패시터에서 발생된 열이 케이싱(9)으로 및 케이싱으로부터 방열기(10)로 전달되도록 하는데 있어서, 실질적인 시간 주기가 필요하다. 따라서, 방열 효율이 낮아져, 커패시터에 열이 축적되게 된다. 반면, 제1 내지 제4실시예에서는, 각 서브셀에서 생성된 열이 서브스택 11A-11F의 중심에 형성된 홀(8)들을 통해 방출된다. 이는, 반복되는 충전 및 방전에도 불구하고, 열이 축적되는 것을 방지하기에 충분히 높은 방열 효율을 실현하므로 신뢰성을 향상시킨다.
도6a에 있 어서, 평면도에서 보여지는 바와 같이, 개스킷(3B)은 일반적으로 H-형상을 갖는다. 택일적으로, 도6b에서 보인 바와 같이, 개스킷(3B) 각각이 분극전극을 수용하는 4개의 섹션을 구비할 수도 있다.
요약하면, 본 발명은, 이하에 열거되는 바와 같이, 여러 가지 예상치 못한 장점을 갖는 전기적 이중층 커패시터를 제공한다.
(1) 상기 커패시터는, 각 셀로부터 방출된 열이 셀 스택의 중심에 형성된 홀을 통해 방출되기 때문에, 높은 방열 효율을 가지며, 따라서 신뢰성이 높다.
(2) 상기 커패시터는. 무겁고 부피가 큰 방열기를 필요로 하지 않기 때문에, 사이즈가 작고 가볍다. 또한, 서브셀의 두 개의 서브스택들이 홀의 양쪽에 배열되며 말단 전극과 병렬로 전기 접속되므로, 분극 전극의 두께가 감소될 수 있다.
(3) 상기 커패시터는. 각 개스킷의 특유의 구성이 공정 회수를 증가시키지 않고서 커패시터로 하여금 종래의 공정에 의해 제조되는 것을 허용하기 때문에, 높은 생산성을 가지며 용이하게 제조될 수 있다.
여기 개시된 교시를 받은 후, 그 분야에서 당업자라면, 본 발명의 범위를 벗어나지 않고, 여러 가지 변경을 가하는 것이 가능하게 될 것이다.

Claims (10)

  1. 유닛셀들이 적층된 전기적 이중층 커패시터로서, 상기 유닛셀들 각각은, 다공성 격리판을 사이에 두고 상호 대향하는 한 쌍의 분극 전극; 상기 다공성 격리판과 마주보는 면과 반대편의 각 분극 전극면과 각각 접촉하는 한 쌍의 집전부재; 상기 한 쌍의 전극 분극을 둘러싸는 개스킷; 및 상기 개스킷에 형성되고, 상기 유닛셀들의 적층방향에 평행하거나 수직한 방향으로 연장되는 방열용 홀을 포함하는 것을 특징으로 하는 전기적 이중층 커패시터.
  2. 제1항에 있어서, 상기 개스킷은, 상기 개스킷의 가장자리로부터 상기 적층 방향과 수직한 방향으로 연장하는 노치로 형성된 격벽을 포함하는 것을 특징으로 하는 커패시터.
  3. 제1항에 있어서, 상기 개스킷은, 상기 적층 방향으로 및 상기 적층 방향에 수직한 방향으로 연장하는 리세스(recess) 부분으로 형성된 격벽을 포함하는 것을 특징으로 하는 커패시터.
  4. 제1항에 있어서, 상기 개스킷은, 상기 적층 방향으로 인장되는 관통홀로 형성된 격벽을 포함하는 것을 특징으로 하는 커패시터.
  5. 제4항에 있어서, 높은 열전도도를 갖는 금속으로 형성되며, 다른 개스킷들의 관통홀들과 정렬된 상기 관통홀에 의해 형성된 방열홀 내에 수용되는 파이프를 더 포함하는 것을 특징으로 하는 커패시터.
  6. 유닛셀들이 적층된 전기적 이중층 커패시터로서, 상기 유닛셀들 각각은, 다공성 격리판을 사이에 두고 상호 대향하는 한 쌍의 분극 전극; 상기 다공성 격리판과 마주보는 면과 반대편의 각 분극 전극면과 각각 접촉하는 한 쌍의 집전부재; 상기 한 쌍의 분극 전극을 둘러싸는 개스킷; 및 상기 개스킷에 의해 둘러싸인 공간을 상기 적층 방향과 수직한 면에서 상호 독립직인 복수의 공간으로 분할하는 격벽을 포함하는 것을 특징으로 하는 전기적 이중층 커패시터.
  7. 제6항에 있어서, 상기 개스킷은, 상기 개스킷의 가장자리로부터 상기 적층 방향과 수직한 방향으로 연장하는 노치로 형성된 격벽을 포함하는 것을 특징으로 하는 커패시터.
  8. 제6항에 있어서, 상기 개스킷은, 상기 적층 방향으로 및 상기 적층 방향과 수직한 방향으로 연장하는 리세스 부분으로 형성된 격벽을 포함하는 것을 특징으로 하는 커패시터.
  9. 제6항에 있어서, 상기 개스킷은, 상기 적층 방향으로 연장하는 관통홀로 형성된 격벽을 포함하는 것을 특징으로 하는 커패시터.
  10. 제9항에 있어서, 높은 열전도도를 갖는 금속으로 형성되며, 다른 개스킷들의 관통홀들과 정렬된 상기 관통홀에 의해 형성된 방영홀 내에 수용되는 파이프를 더 포함하는 것을 특징으로 하는 커패시터.
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