KR100275400B1 - 인쇄 회로 기판 및 반도체 패키지 - Google Patents

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Abstract

본 발명에 의하면 반도체 집적 회로 다이(semiconductor integrated circuit die)를 탑재하는 인쇄 회로 기판이 제공된다. 일실시예에서, 인쇄 회로 기판은 평탄한 면을 갖는 강성 유전체 기판과, 기판의 면에 고정된 복수의 회로 라인과, 기판의 면에 고정된 복수의 전도 범프(conductive bumps)를 포함한다. 각각의 전도 범프는 실질적으로 평탄한 상부 결합 표면(bonding surface) 및 기판의 면과 본질적으로 수직인 측면(lateral surface)을 갖는다. 전도 범프 및 회로 라인은 단일의 금속층으로부터 형성된다. 전도 범프 및 회로 라인은 단일한 통합 구조(unitary, integral structure), 즉, 각각의 전도 범프와 접속 회로 라인(connecting circuit line) 사이에 계면(interface)이 없는 구조를 형성한다. 전도 범프들의 상부 표면은 기판의 표면 위로 본질적으로 동일한 높이 만큼 확장한다. 즉, 전도 범프의 상부 표면은 서로에 대해 실질적으로 상호 평탄하다. 다른 실시예에서, 전도 범프를 부분적으로 또는 완전히 둘러싸는 인쇄 회로 기판은 단일한 솔더 댐(solder dam) 또는 복수의 비접속 솔더 댐을 더 포함한다. 솔더 댐은 전도 범프의 상부 결합 표면 아래에 놓인 상부 표면을 갖는다. 솔더 댐은 차후에 각각의 전도 범프상에 배치되는 합금, 특히 솔더가 전도 범프에 일체 접속된 회로 라인을 따라 흐르는 것을 방지하도록 위치한다. 또한, 본 발명은 본 발명에 따라 형성된 인쇄 회로 기판에 탑재된 반도체 집적 회로 다이를 포함하는 마이크로 전자 패키지(microelectronic package)에 관한 것이다.

Description

인쇄 회로 기판 및 반도체 패키지
본 발명은 전기 구성 요소(electrical component)를 탑재하는 인쇄 회로 기판에 관한 것으로서, 보다 구체적으로는 반도체 집적 회로 다이(semiconductor integrated circuit die)를 기판(board)에 부착하는 전도 범프(conductive bumps)를 갖는 향상된 인쇄 회로 기판에 관한 것이다.
전형적으로, 반도체 집적 회로 다이는 다이의 표면에 고정되는 솔더 범프(solder bumps)와, 인쇄 회로 기판의 표면상에 존재하는 접점 패드(contact pads)간의 복수의 상호 접속(interconnections)을 통해 인쇄 회로 기판상에 탑재된다. 접점 패드는 기판의 표면상에 또한 존재하는 하나 이상의 회로 라인과 도통된다. 전형적으로, 접점 패드 및 회로 라인은 단일의 구리층으로부터 통합적으로 형성된다.
상호 접속을 형성하기 위해, 처음에 인쇄 회로 기판의 표면에 솔더 마스크(solder mask)가 도포된다. 절연체로서 작용하는 솔더 마스크는 차후의 어셈블리 공정동안 노출되는 고온을 견딜 수 있는 중합체 재료(polymeric material)로 형성된다. 솔더 마스크에 개구들을 형성하여, 각각의 접점 패드의 상부 표면을 노출시킨다. 그 후, 솔더 범프를 개구에 정렬시킨 후, 접점 패드와 접촉시킨다. 그 결과로 생긴 어셈블리는 솔더 범프를 용해시켜, 이와 대응하는 접촉 패드상으로 리플로우(reflow)시키기에 충분한 온도로 가열된다. 솔더 마스크는 용해된 솔더가 회로 라인을 따라 확산되는 것을 방지한다. 냉각시, 솔더는 다시 응고되고 접점 패드에 결합되어 상호 접속이 완료된다.
불행하게도, 전술한 방법을 이용하면, 통상적으로 모든 솔더 범프와 접점 패드간에 양호한 상호 접속을 형성하기가 어렵다. 때로는, 솔더 마스크와 접점 패드의 오정렬(misalignment)로 인해 불량한 전기 및 기계적 접속이 형성되어, 접점 패드가 개구의 중앙 위치에서 벗어나게 된다. 또한, 솔더 범프 모두가 솔더 마스크내의 개구들과 적절하게 정렬되지 않을 경우, 불량한 접속이 형성될 수 있다. 전형적으로, 솔더 범프는 불균일한 높이를 갖고, 때로는 솔더 마스크 그 자체도 불균일한 두께를 갖기 때문에, 접점 패드, 개구 및 솔더 범프가 모두 적절하게 정렬된 경우라도 불량한 접속이 형성될 수 있다.
또한, 전도성 접착제(conductive adhesives)를 이용하여 인쇄 회로 기판과 반도체 집적 회로 다이 사이에 전기적인 접속을 형성할 수 있다. 전도성 접착제는 용해된 솔더보다 점성이 훨씬 크므로, 솔더 마스크가 필요하지 않다. 그러나, 인쇄 회로 기판은 다이와 회로 사이의 단락(shorting)을 방지하고, 응력(stress)을 경감하기에 충분한 거리 만큼 다이로부터 이격되어야 한다. 이러한 거리를 유지하기 위해, 전도 범프는 인쇄 회로 기판의 표면상에 형성되어야 한다. 불행하게도, 범프들의 상부 표면이 인쇄 회로 기판의 표면 위로 본질적으로 동일한 거리 만큼 확장하지 않는 경우, 불량한 상호 접속이 형성될 수 있다. 다시 말하면, 범프들의 상부 표면이 실질적으로 상호 평탄하지 않은 경우, 불량한 상호 접속이 형성될 수 있다.
따라서, 이들 문제를 해결하는 새로운 인쇄 회로 기판을 갖는 것이 바람직하다. 인쇄 회로 기판과 반도체 집적 회로 다이간에 고밀도의 양호한 균일 상호 접속을 제공하도록 구성된 인쇄 회로 기판이 특히 바람직하다.
본 발명에 따르면, 반도체 집적 회로 다이를 탑재하는 인쇄 회로 기판이 제공된다. 일실시예에서, 인쇄 회로 기판은 평탄한 표면을 갖는 강성(剛性) 유전체 기판(rigid dielectric substrate)과, 기판의 표면에 고정된 복수의 회로 라인과, 기판의 표면에 고정된 복수의 전도 범프를 포함한다. 각각의 전도 범프는 실질적으로 평탄한 상부 결합 표면(upper bonding surface) 및 기판의 면과 본질적으로 수직인 측면(lateral surface)을 갖는다. 전도 범프 및 회로 라인은 단일의 금속층으로부터 형성된다. 따라서, 전도 범프 및 회로 라인은 단일한 통합 구조, 즉, 각각의 전도 범프와 접속 회로 라인 사이에 물리적인 계면이 없는 구조를 형성한다. 전도 범프는 단일의 실질적으로 평탄한 금속층으로부터 형성되기 때문에, 전도 범프들의 상부 표면은 기판의 표면 위로 본질적으로 동일한 높이를 갖는다. 즉, 전도 범프들의 상부 표면은 서로에 대해 실질적으로 상호 평탄하다.
다른 실시예에서, 인쇄 회로 기판은 전도 범프를 부분적으로 또는 완전히 둘러싸는 단일한 솔더 댐(solder dam) 또는 복수의 비접속 솔더 댐을 더 포함한다. 솔더 댐은 그 각각의 전도 범프의 상부 결합 표면 아래에 놓인 상부 표면을 갖는다. 솔더 댐은 차후에 각각의 전도 범프상에 배치되는 합금(alloy), 특히 솔더가 전도 범프에 일체로 접속된 회로 라인을 따라 흐르는 것을 방지하도록 위치한다.
또한, 본 발명은 본 발명에 따라 형성된 인쇄 회로 기판에 탑재된 반도체 집적 회로 다이를 포함하는 마이크로 전자 패키지에 관한 것이다.
도 1은 본 발명에 따라, 그 사이에 물리적인 계면이 없는 전도 범프 및 회로 라인을 포함하는 인쇄 회로 기판을 도시하는 단면도.
도 2는 인쇄 배선 기판의 복수의 전도 범프를 완전히 둘러싸는 솔더 댐을 갖는 인쇄 회로 기판의 단면도.
도 3은 전도 범프를 부분적으로 둘러싸는 솔더 댐을 포함하는 인쇄 회로 기판을 도시하는 평면도.
도 4는 화살표 방향의 라인 4-4를 따라 취해진, 도 3의 인쇄 회로 기판의 단면도.
도 5는 도 1의 인쇄 회로 기판을 이용하여 형성된 마이크로 전자 패키지의 단면도.
도 6은 도 2의 인쇄 회로 기판을 이용하여 형성된 마이크로 전자 패키지의 단면도.
도면의 주요 부분에 대한 부호의 설명
10, 110, 210 : 인쇄 회로 기판 12, 112, 212 : 유전체 기판
22, 24, 122, 124, 222 : 전도 범프
26, 28, 126, 128, 226 : 회로 라인 150, 250 : 솔더 댐
160 : 반도체 패키지 162 : 반도체 집적 회로 다이
192 : 합금 범프 196 : 전도성 접착제
본 발명은 도면들을 참조하면 더욱 쉽게 이해할 수 있을 것이다.
도 1에는, 본 발명에 따라, 전자 구성요소, 특히 반도체 집적 회로 다이를 탑재하는 인쇄 회로 기판(10)의 일실시예가 도시되어 있다. 인쇄 회로 기판(10)은 평탄한 면(14)을 갖는 강성 유전체 기판(12)을 포함한다. 인쇄 회로 기판에서 사용하기에 적합한 강성 유전체 기판 재료로는 에폭시 기반 재료(epoxy-based materials) 및 테트라플루오로에틸렌 과플루오르탄화수소 기반 재료(tetrafluoroethylene fluorocarbon-based materials)가 있다. 복수의 전도 범프(22 및 24) 및 복수의 회로 라인(26 및 28)을 포함하는 전도 금속층이 기판의 면(14)에 고정되어 있다. 전도 범프(22 및 24)는 실질적으로 상호 평탄하고, 기판의 면(14) 위로 본질적으로 동일한 높이(x) 만큼 확장하는 상부 표면(32 및 34)을 각각 갖는다. 전도 범프(22 및 24)는 기판의 면(14)에 본질적으로 수직인 측면(42 및 44)을 각각 갖는다. 회로 라인(26 및 28)은 면(14) 위로 본질적으로 동일한 높이(y) 만큼 확장하는 상부 표면(36 및 38)을 갖는다. 전도 범프(22 및 24)는 인쇄 회로 기판(10) 제조 동안, 동일한 금속층으로부터 형성되므로, 각각의 전도 범프와 그 각각의 접속 회로 라인간에는 계면이 없다. 따라서, 전도 범프(22)와 회로 라인(26)은 단일한 통합 구조를 형성한다. 마찬가지로, 전도 범프(24)와 회로 라인(28)은 단일한 통합 구조를 형성한다.
인쇄 회로 기판(10)은 강성 유전체 기판의 평탄한 면에 실질적으로 평탄한 금속층을 도포함으로써 형성된다. 바람직하게, 금속층은 구리층이다. 비록, 다른 기법들 중에서 증발(evaporation), 스퍼터링(sputtering) 또는 전해 도금(electrolyses plating)과 같은 소정의 표준 기술을 이용하여 유전체 기판에 금속층을 도포할 수도 있지만, 실질적으로 균일한 두께를 갖는 금속 박(metallic foil)을 기판에 적층함으로써 금속층을 도포하는 것이 바람직하다. 전형적으로, 이러한 금속 박은 ± 1 미크론 허용 오차의 균일한 두께 요구 조건을 갖는다. 그 후, 노출된 금속층 표면에 제 1 포토레지스트(photoresist)를 도포한다. 적절한 포토레지스트로는 예를 들면, McDermid Aquamer CFI 혹은 DF, Dupont Riston 9000 또는 Dupont Riston 4700과 같은 음성 포토레지스트가 있다. 통상적으로, 고온 롤 적층기(hot roll laminator)를 가지고, 또는 컷 시트 적층기(cut sheet laminator)상의 습식 적층(wet lamination)에 의해 포토레지스트의 도포가 행해진다.
그 후, 마스크를 통해 제 1 포토레지스트를 노출시키고, 현상 및 스트립핑(stripping)하여, 그 부분들을 제거하고, 금속층의 상부에 산재된 잔여 포토레지스트 부분(remaining photoresist sections)의 패턴을 제공한다. 이들 부분의 위치 및 형상(shape)은 원하는 전도 범프의 소정 위치 및 형상에 대응한다. 이러한 포토리소그래픽 공정(photolithographic process)은 회로 라인이 형성될 구리층 부분을 노출시킨다.
현상된 레지스트 부분을 스트립핑한 후, 노출된 구리층 부분을 부분적으로 에칭하여 제 2 높이(y)가 되도록 한다. 제 2 높이(y)는 원하는 구리 회로의 높이와 동일하다. 바람직하게, 노출된 구리층을 구리 염화물(cupric chloride) 및 수성 염산 용액(aqueous solution of hydrochloric acid)에 노출시킴으로써 에칭을 행한다. 노출된 구리층 부분은 노출된 금속층의 높이를 높이(y)로 감소시키기에 충분한 시간동안 에칭제(etching agent)로 처리된다.
바람직하게, 노출된 구리층은 노출된 구리층 표면을 110oF 미만의 온도와 수성 염산 용액에서 구리 염화물로 이루어진 에칭제로 처리함으로써 에칭된다. 바람직하게, 에칭제는 대략 125 내지 225gm/liter 에칭제 농도의 구리 이온을 포함한다. 바람직하게, 에칭제내의 염산의 농도는 대략 1 내지 2N이다. 염화 제 2 철(ferric chloride) 또는 나트륨 과황산염(sodium persulphate)과 같은 대안적인 에칭제가 범프를 저온 에칭하는데 사용될 수도 있다. 노출된 금속층 부분의 높이를 원하는 제 2 높이로 감소시키기에 충분한 시간동안, 노출된 구리층 부분을 에칭제로 처리한다. 금속화된 기판을 에칭제내에 잠기게(dipping)함으로써, 바람직하게는, 그 상부 표면에 에칭제를 분사함으로써 에칭이 행해질 수 있다. 바람직한 에칭 공정은 에칭제와 접촉하는 전도 범프의 언더컷(undercut)을 최소화하고, 노출된 구리층 부분이 원하는 제 2 높이보다 얇게 되는 것을 방지하는데 필요한 제어를 제공하는 것으로 판명되었다. 노출된 구리층의 높이 감소를 모니터링할 수 있도록, 복수의 처리를 행하는 것이 바람직하다. 바람직하게, 각각의 처리는 1 분 이내로 행하며, 패널(panel)의 방향을 변화시켜 에칭의 균일성을 향상시키도록 한다. 표준 공학 실험 방법을 이용하여 최적의 공정 조건을 결정할 수 있다.
일단, 노출된 금속층 부분이 높이(y)로 에칭되면, 화학 스트립핑 공정(chemical stripping process)에 의해 제 1 포토레지스트의 잔여 부분들이 제거된다. 그 후, 노출된 금속층 표면상에 포토레지스트를 전착(electrodeposition)한다. 제 2 포토레지스트를 이미지화하여, 의도한 전도 범프 및 구리 회로 라인을 덮는 잔여 제 2 포토레지스트 부분의 패턴을 제공한다. 상업용으로 이용가능한 제 2 포토레지스트로는, 양성 전착가능 포토레지스트(positive electrodepositable photoresists) Shipley PEPR 2400 및 Nippon Paint 2000이 있으나, 이에 한정되지는 않는다. 그 후, 잔여 레지스트를 따라 노출된 금속층 부분을 에칭한다. 이 제 2 에칭 단계는 노출된 구리층을 구리 염화물과 같은 에칭제로 처리하는 습식 에칭(wet etching)을 포함한다. 세라믹(ceramic), 실리콘(silicone) 또는 유리로 이루어진 기판의 경우, 건식 에칭 공정을 사용할 수 있다. 건식 에칭은 Ar 또는 CF4와 같은 반응성 기체를 포함하는 플라즈마(plasma)에 노출시키는 것을 포함한다. 그 후, 나트륨 수산화물 용액(sodium hydroxide solution) 또는 DuPont Riston S 1100X 스트립퍼(stripper)와 같은 상업용 스트립퍼로 처리하는 것과 같은 통상의 절차에 의해 잔여 제 2 레지스트를 제거하여, 강성 유전체 기판과, 기판의 표면상에 배치된 복수의 전도 범프와, 유전체 기판의 표면상에 배치된 복수의 회로 라인을 포함하는 인쇄 회로 기판을 제공한다. 회로 라인 및 전도 범프는 서로 도통된다. 각각의 전도 범프와 그 각각의 접속 회로 라인의 사이에는 물리적인 계면이 없다.
제 2 실시예에서, 인쇄 회로 기판(110)은 강성 유전체 기판(112)과, 복수의 전도 범프(122 및 124)와, 복수의 회로 라인(126 및 128)과, 리플로우 공정(reflow process)동안 전도 범프로부터 합금, 특히 솔더가 흘러나오는 것을 방지하도록 구성된, 이하 "솔더 댐(solder dam)"으로 지칭되는 중합체 코팅부(polymeric coating)를 포함한다. 도 2의 실시예에 도시된 바와 같이, 솔더 댐(150)은 기판(112)의 면(114)상에 배치되어, 실질적으로 모든 회로 라인(126 및 128)을 덮는다. 솔더 댐(150)은 실질적으로 평탄하고, 면(114) 위로 높이(z) 만큼 확장하는 상부 표면(154)을 가지며, 바람직하게, 높이(z)는 전도 범프(122 및 124)의 높이(x)보다 낮다. 솔더 댐(150)은 일반적으로 면(114)에 수직이고, 개구―이를 통해 전도 범프(122 및 124)가 확장함―를 정의하는 측면(156 및 158)을 갖는다. 도 2에 도시된 바와 같이, 솔더 댐의 측면(156 및 158)은 전도 범프의 측면(142 및 144)과 접촉하거나, 또는 측면(142 및 144)으로부터 이격될 수 있다. 솔더 댐(150)은 연속적인 단일 구조이다.
솔더 댐(150)은 전도 범프 및 회로 라인이 형성된 후 도포된다. 솔더 댐을 형성하는데 사용되는 재료의 선택은 차후의 공정 조건과의 호환성과, 인쇄 회로 기판 및 반도체 집적 회로 다이를 형성하는 재료 및 소자와의 호환성에 의존한다. 적절한 솔더 댐으로는 예를 들면, 액체 막(liquid films), 습식 막(dry films) 및 스크린 인쇄 솔더 마스크(screen printed solder masks)가 있다. 회로 범프 토포그라피(topography) 특성과, 부착을 위해 요구되는 작은 크기(10 밀(mil) 중심상에 5 밀)의 범프와, 전도 범프의 적어도 일부의 측면을 솔더 댐과 접촉하지 않도록 유지함으로써 얻는 이점으로 인해, LPISM(liquid photoimageable solder mask)가 바람직하다. 도 2에 도시된 바와 같이, 인쇄 회로 기판을 형성한 후, 전도 범프(122 및 124)를 나트륨 과황산염에서 마이크로에칭하고, 엔테크 플러스(Entek Plus)로 코팅하여 솔더링가능(solderable) 전도 범프를 갖는 구조를 제공한다.
도 3 및 도 4에는, 본 발명에 따라, 전자 구성 요소, 특히 반도체 집적 회로 다이를 탑재하는 인쇄 회로 기판의 제 3 실시예가 도시되어 있다. 일반적으로 (210)으로서 도시된 인쇄 회로 기판은 편평한 면(214)을 갖는 강성 유전체 기판(212)을 포함한다. 복수의 전도 범프 및 복수의 전도 회로 라인을 포함하는 전도 금속층이 기판의 면(214)에 고정되어 있다. 예시 목적으로, 도 3 및 도 4에는 단지 하나의 전도 범프(222) 및 하나의 회로 라인(226)이 도시된다. 회로 라인(226)은 면(214) 위로 높이(y) 만큼 확장하는 상부 표면(236)을 갖는다. 전도 범프(222)는 실질적으로 평탄하고, 기판의 면(214) 위로 높이(x) 만큼 확장하는 상부 표면(232)을 갖는다. 전도 범프(222)는 회로 라인(226)과 통합되며, 회로 라인(226)에 본질적으로 수직인 측면(242)을 갖는다. 인쇄 회로 기판(210)의 전도 범프 및 회로 라인은 인쇄 회로 기판(10)에 대해 전술한 공정을 이용하여, 단일의 금속층, 바람직하게는 실질적으로 평탄한 구리층으로부터 에칭된다.
인쇄 회로 기판(210)은 인쇄 회로 기판의 각각의 전도 범프를 부분적으로 둘러싸는 복수의 비접속 솔더 댐을 더 포함한다. 예시 목적으로, 도 3 및 도 4에는 단지 하나의 솔더 댐(250)이 도시되어 있다. 솔더 댐(250)은 면(214) 위로 높이(z) 만큼 확장하는 상부 표면(254)을 갖는다. 비록, 필요한 것은 아니지만, 도 3에 도시된 바와 같이, 솔더 댐(250)의 높이(z)는 전도 범프(222)의 높이(x)보다 낮은 것이 바람직하다. 바람직하게, 솔더 댐(250)의 높이(z)를 솔더 댐(250)의 폭 및 길이보다 작게 하여, 안정성을 더한다. 솔더 댐(250)은 상부 표면(236)과 회로 라인(226)의 일부 및 면(214)의 일부를 덮는다. 바람직하게, 솔더 댐(250)은 본 발명의 기술 분야에 공지되어 있는 통상적인 절차를 이용하여 LPISM으로부터 형성된다.
본 발명에 따라 구성된 인쇄 회로 기판은 고밀도, 예를 들면, 대략 평방 인치당 10,000 개의 전도 범프를 제공할 수 있다. 따라서, 이러한 인쇄 회로 기판에 접속된 다이의 크기를 감소시킬 수 있다. 더욱이, 전도 범프들은 실질적으로 상호 평탄한 상부 표면을 갖기 때문에, 이러한 회로 기판은 인쇄 회로 기판과 반도체 집적 회로 다이 사이에 균일하게 양호한 상호 접속을 제공하는데 매우 적합하다.
반도체 집적 회로 다이 패키지 제조
본 발명에 따라 형성된 인쇄 회로 기판은 반도체 집적 회로 다이를 탑재하데 유용하다.
일실시예에서, 일반적으로 (160)으로 도시된, 그 결과로 생긴 반도체 다이 패키지는 솔더 마스크가 없고, 도 1에 도시된 바와 같은 인쇄 회로 기판(10)을 사용한다. 반도체 패키지(160)는 유전체 기판(12), 전도 범프(22 및 24) 및 회로 라인(26 및 28) 이외에도, 다이(162)를 인쇄 회로 기판(110)에 전기적으로 접속하는 접점 패드(도시되지 않음)를 갖는 반도체 집적 회로 다이(162)와, 다이(162)의 접점 패드와 전도 범프(22 및 24) 사이에 배치된 전도성 접착제(196)를 더 포함한다. 적절한 전도성 접착제로는 전도성 충진재(conductive filler)를 포함하는 에폭시 기반 수지(epoxy-based resins)가 있으나, 이에 한정되는 것은 아니다. 전도성 접착제를 이용하여 반도체 다이를 인쇄 회로 기판에 접속하는 공정에 대해서는 본 기술 분야에 잘 알려져 있다. 간단히 말하면, 본 공정은 접점 패드상에 전도성 접착제를 분배(dispensing)하는 단계와, 접점 패드와 전도 범프를 정렬시키는 단계와, 접착제를 경화(curing)시키고, 접점 패드와 전도 범프 사이에 상호 접속 전도 경로(interconnecting conductive paths)를 형성하기에 충분한 온도 및 압력 조건하에서 다이와 인쇄 회로 기판을 함께 가압하는 단계를 포함한다. 따라서, 전도성 접착제는 반도체 집적 회로 다이와, 인쇄 회로 기판의 전도 범프 사이에 전기 및 물리적 결합을 제공한다.
전도성 칩을 부분적으로 또는 완전히 둘러싸는 솔더 댐을 포함하는 반도체 패키지 제조 공정은 거의 동일하다. 따라서, 예시 목적으로, 반도체 패키지 제조 공정을 도 2에 도시된 바와 같은 인쇄 회로 기판(110)을 참조하여 기술할 것이다.
인쇄 회로 기판(110)을 형성한 후, 도 6에서 일반적으로 (162)로서 도시된, 합금 범프(192)를 갖는 반도체 집적 회로 다이를 인쇄 회로 기판(110)에 정렬시켜, 합금 범프(192)가 전도 범프(122)의 표면(132)상에 위치하도록 한다. 합금 범프를 형성하는데 사용되는 합금으로는, 예를 들면, 솔더, 바람직하게는 저온에서 용해되는 공융(eutectic) 솔더 합금이 있다. 또한, 합금 범프(192)는 인듐(indium) 합금을 포함할 수 있다. 그 후, 합금을 용해시켜, 합금이 합금 범프(192)로부터 상부 표면(132) 및 바람직하게는, 전도 범프(122)의 적어도 일부의 측면(142) 위로 흐르게 한다. 솔더 댐(150)은 솔더 댐(150)에 의해 덮이고 전도 범프(122)로부터 떨어진 회로 라인 영역(126)을 따라 용해된 합금이 확산되는 것을 방지한다. 그 후, 어셈블리를 냉각하여 합금을 응고시킨다. 그 결과로 생긴 반도체 집적 회로 다이 어셈블리는 복수의 회로 라인과 도통된, 이와 통합된 복수의 전도 범프를 통해, 인쇄 회로 기판에 결합된 반도체 집적 회로 다이를 포함한다.
본 발명은 다소 특정하게 기술되었지만, 첨부된 특허 청구 범위에 정의된 본 발명의 범주를 벗어나지 않고서 여러 가지 변형 및 변경이 가능할 것이다.
본 발명에 따른 인쇄 회로 기판 및 반도체 패키지에 의하면, 반도체 집적 회로 다이를 탑재하는 인쇄 회로 기판과, 인쇄 회로 기판에 탑재된 반도체 집적 회로 다이를 포함하는 마이크로 전자 패키지가 제공된다.

Claims (17)

  1. 반도체 집적 회로 다이(semiconductor integrated circuit die)를 결합하기 위한 인쇄 회로 기판(print circuit board)에 있어서,
    (a) 평탄한 면을 갖는 강성(剛性: rigid) 유전체 기판과,
    (b) 상기 기판의 면에 고정된 회로 라인과,
    (c) 상기 회로 라인과 통합되고, 상기 기판의 면에 고정된 전도 범프(conductive bump)―상기 전도 범프는 실질적으로 평탄한 상부 결합 표면을 가짐―
    를 포함하는 인쇄 회로 기판.
  2. 제 1 항에 있어서,
    상기 회로 기판은 복수의 전도 범프―상기 복수의 범프 각각은 실질적으로 평탄한 상부 결합 표면을 가짐―를 갖는 인쇄 회로 기판.
  3. 제 1 항에 있어서,
    상기 기판의 회로화된 면(circuitized face)상에 배치되는 솔더 댐(solder dam)―상기 솔더 댐은 상기 범프를 적어도 부분적으로 둘러싸, 솔더가 상기 전도 범프로부터, 상기 전도 범프에 일체로 접속된 회로 라인을 따라 흐르는 것을 방지함―을 더 포함하는 인쇄 회로 기판.
  4. 제 1 항에 있어서,
    상기 기판의 회로화된 면상에 배치되고, 상기 범프를 둘러싸 솔더가 상기 전도 범프로부터, 상기 범프에 일체로 접속된 회로 라인을 따라 흐르는 것을 방지하는 솔더 댐을 더 포함하는 인쇄 회로 기판.
  5. 제 3 항에 있어서,
    상기 솔더 댐은 상부 표면을 가지며, 상기 전도 범프의 상부 결합 표면은 상기 솔더 댐의 상부 표면보다 상기 기판의 면으로부터 더 멀리 이격되어 위치하는 인쇄 회로 기판.
  6. 제 4 항에 있어서,
    상기 솔더 댐은 상부 표면을 가지며, 상기 전도 범프의 상부 결합 표면은 상기 솔더 댐의 상부 표면보다 상기 기판의 면으로부터 더 멀리 이격되어 위치하는 인쇄 회로 기판.
  7. 제 2 항에 있어서,
    상기 인쇄 회로 기판상에 배치된 복수의 솔더 댐을 더 포함하며, 상기 복수의 전도 범프 각각은 솔더 댐에 의해 적어도 부분적으로 둘러싸이는 인쇄 회로 기판.
  8. 제 2 항에 있어서,
    연속적인 솔더 댐을 더 포함하며, 상기 복수의 범프 각각은 상기 솔더 댐에 의해 적어도 부분적으로 둘러싸이는 인쇄 회로 기판.
  9. 제 2 항에 있어서,
    상기 복수의 전도 범프의 상기 상부 결합 표면은 상기 기판의 면 위로 본질적으로 동일한 높이 만큼 확장하는 인쇄 회로 기판.
  10. 제 7 항에 있어서,
    상기 복수의 전도 범프의 상기 상부 결합 표면은 상기 기판의 면 위로 본질적으로 동일한 높이 만큼 확장하는 인쇄 회로 기판.
  11. 제 8 항에 있어서,
    상기 복수의 전도 범프의 상기 상부 결합 표면은 상기 기판의 면 위로 본질적으로 동일한 높이 만큼 확장하는 인쇄 회로 기판.
  12. 반도체 패키지(semiconductor package)에 있어서,
    (a) 반도체 집적 회로 다이와,
    (b) (ⅰ) 평탄한 면을 갖는 강성 유전체 기판과,
    (ⅱ) 상기 기판의 면에 고정된 회로 라인과,
    (ⅲ) 상기 회로 라인과 통합되고, 상기 기판의 면에 고정된 전도 범프(conductive bump)―상기 전도 범프는 실질적으로 평탄한 상부 결합 표면을 가짐―를 포함하는 인쇄 회로 기판과,
    (c) 상기 반도체 집적 회로 다이를 상기 인쇄 회로 기판의 상기 전도 범프에 결합하는 전도성 접착제(conductive adhesive)
    를 포함하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 인쇄 회로 기판은 상기 전도성 접착제에 의해 상기 반도체 집적 회로 다이에 결합된 복수의 전도 범프―상기 복수의 범프는 실질적으로 상호 평탄한 상부 결합 표면을 가짐―를 포함하는 반도체 패키지.
  14. 반도체 패키지에 있어서,
    (a) 반도체 집적 회로 다이와,
    (b) (ⅰ) 평탄한 면을 갖는 강성 유전체 기판과,
    (ⅱ) 상기 기판의 면에 고정된 회로 라인과,
    (ⅲ) 상기 회로 라인과 통합되고, 상기 기판의 면에 고정된 전도 범프(conductive bump)―상기 전도 범프는 실질적으로 평탄한 상부 결합 표면을 가짐―를 포함하는 인쇄 회로 기판과,
    (c) 상기 인쇄 회로 기판의 회로화된 면상에 배치된 솔더 댐―상기 솔더 댐은 적어도 부분적으로 상기 전도 범프를 둘러쌈―과,
    (d) 상기 반도체 집적 회로 다이를 상기 인쇄 회로 기판의 상기 전도 범프에 결합하는 합금 범프(alloy bump)
    를 포함하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 인쇄 회로 기판은 복수의 합금 범프에 의해 상기 반도체 집적 회로 다이에 결합된 복수의 전도 범프를 포함하고, 상기 복수의 솔더 댐은 상기 인쇄 회로 기판상에 배치되며, 상기 복수의 전도 범프 각각은 상기 솔더 댐에 의해 적어도 부분적으로 둘러싸이는 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 인쇄 회로 기판은 복수의 합금 범프에 의해 상기 반도체 집적 회로 다이에 결합된 복수의 전도 범프를 포함하고, 상기 연속적인 솔더 댐은 상기 인쇄 회로 기판상에 배치되며, 상기 복수의 전도 범프 각각은 상기 연속적인 솔더 댐에 의해 적어도 부분적으로 둘러싸이는 반도체 패키지.
  17. 제 14 항에 있어서,
    상기 솔더 댐은 상부 표면을 가지며, 상기 전도 범프의 상부 결합 표면은 상기 솔더 댐의 상부 표면보다 상기 기판의 표면으로부터 더 멀리 이격되어 위치하는 반도체 패키지.
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