KR100270022B1 - 박막트랜지스터 - Google Patents
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Abstract
본 발명은 박막트랜지스터에 관한 것으로, 특히 활성층의 두께를 식각공정과 무관하게 얇게 설정하고 접촉홀을 별도 형성된 도전층에 형성시켜 접촉홀 형성시 절연막 과잉식각에 따른 에러를 방지하여 박막트랜지스터의 특성을 향상시키고자한 박막트랜지스터에 관한 것으로서, 이러한 본 발명의 목적은 균일한 두께를 갖고 활성층 형성영역을 향해서 안쪽보다 바깥쪽이 더높은 계단형상의 소스/드레인 전극과, 상기 소스/드레인 전극과 전기적 접촉을 하며 상기 소스/드레인 전극의 바깥쪽 하부에 형성되어 소스/드레인 형성영역의 바깥쪽으로 일정길이 만큼 더 연장된 제1, 제2도전층과, 상기 제1, 제2도전층의 연장부분상에 접촉되게 형성된 접촉홀을 형성시킴으로써 달성된다.
Description
제1도는 종래 박막트랜지스터의 구조도.
제2도는 제1도의 A부분 확대 상세도.
제3도는 본 발명 박막트랜지스터의 구조도.
* 도면의 주요부분에 대한 부호의 설명
2,3 : 제1, 제2도전층 4,5 : 소스/드레인 전극
6 : 활성층 10 : 접촉홀
본 발명은 박막트랜지스터에 관한 것으로, 특히 활성층의 두께를 식각공정과 무관하게 얇게 설정하고 접촉홀(contact hole)을 별도 형성된 도전층에 형성시켜 접촉홀 형성시 절연막 과잉식각에 따른 에러를 방지하여 박막트랜지스터의 특성을 향상시키고자한 박막트랜지스터에 관한 것이다.
종래의 박막트랜지스터는 첨부된 도면 제1도에 도시된 바와 같이, 유리기판 (100)상에 소스/드레인 전극(101)(102)이 형성되며 상기 소스/드레인 전극(101) (102)과 동일한 높이로 활성층(103)이 형성된다.
상기 소스/드레인전극(101)(102) 및 활성층(103)위의 전면에는 게이트 절연막(104)이 형성되며, 상기 게이트 절연막(104)상의 소정부분에는 금속 또는 Silicide로된 게이트 전극(105)이 형성되고, 상기 게이트 전극(105)이 형성되지 않은 게이트 절연막(104)상과 게이트 전극(105)상에는 절연막(106)이 형성된다.
상기와 같이 형성된 박막트랜지스터에 신호를 인가하기 위해 게이트 절연막 (104) 및 절연막(106)을 식각하여 접촉홀(107)을 형성시키게 되는데 이는 다음과 같다.
박막트랜지스터의 동작특성을 감안하여 게이트 절연막(104)의 두께는 1000Å이하로 설정되어 있으며, 게이트 전극(105)과 신호전극(소스/드레인 전극을 의미함)사이의 절연막(106)은 절연막파괴의 방지를 위해 5000Å정도의 두께로 설정된다.
이에 따라 상기 게이트 절연막(104) 및 절연막(106)의 총 두께는 6000Å정도가 되며 이 6000Å정도의 두께를 식각하여 접촉홀(107)을 형성시킨다.
여기서 절연막의 식각이 불충분하면 실리콘으로 도핑된 소스 및 드레인 전극과의 전기적 접촉이 불량하게 된다.
따라서, 식각시에는 식각해야할 총 절연막의 두께(6000Å)보다 식각균일도를 고려하여 첨부된 도면 제2에 도시된 바와 같이 10~20%정도 추가된 두께를 식각하여 신호전극과 실리콘으로 도핑된 소스/드레인 전극간의 전기적 접촉 저항을 향상시켰다.
그러나 이와 같은 종래 박막트랜지스터는 절연막을 과잉식각(overetching)하여 절연막 식각을 확실하게 하므로써 실리콘이 도핑된 소스/드레인 전극표면의 절연막을 제거한다.
이때 총식각될 절연막의 두께가 6000Å정도인데 20%과잉식각을 하게되면 1200Å에 해당하는 절연막이 추가로 식각되므로 절연막과 소스/드레인 전극사이의 식각 선택성(4:1)을 고려하면 300Å정도의 소스/드레인 전극이 식각된다.
상기 소스/드레인 전극의 두께는 접촉홀 식각외에 식각공정과 식각공정장비의 균일한 식각관련 제약(±10%편차)때문에 활성층인 실리콘의 두께는 600Å이상이 되어야만 한다.
상기 활성층의 두께는 박막트랜지스터의 동작특성(on-state)에 지대한 영향을 미치며 아울러 활성층의 두께가 500Å이하일때 박막트랜지스터의 동작 특성이 최대가 되기에 전술한 종래의 박막트랜지스터구조는 활성층의 두께가 600Å이상이 되기에 박막트랜지스터의 동작특성을 저하시키는 문제점을 초래하였다.
따라서 본 발명의 목적은 활성층의 두께를 식각공정과 무관하게 얇게 설정하고 접촉홀을 별도 형성된 전도층에 형성시켜 접촉홀 형성시 절연막 과잉식각에 따른 에러를 방지하여 박막트랜지스터의 특성을 향상시키도록 박막트랜지스터를 제공함에 있다.
제3도는 본 발명 박막트랜지스터의 구조도로서, 이에 도시한 바와 같이 유리기판(1)상에 실리콘 및 Silicide을 순차적층하고 패터닝하여 제1, 제2도전층(2)(3)을 형성한다.
상기 제1, 제2도전층(2)(3)의 활성층형성 영역을 향해서 안쪽보다 바깥쪽이
더높은 계단형상으로 소스/드레인 전극(4)(5)을 형성시킨다.
이후 상기 소스/드레인 전극(4)(5)이 형성되지 않은 제1, 제2도전층(2)(3)상과 소스/드레인 전극(4)(5)위 및 활성층(6)위의 전면에 게이트 절연막(7)을 형성시키며, 상기 게이트 절연막(7)상에 상기 활성층(6)의 폭과 동일하게 소정높이로 게이트 전극(8)을 형성시키고 이온 주입을 하여 접합부분을 형성시킨다.
상기 게이트 전극(8)위와 상기 게이트 전극(8)이 형성되지 않은 게이트 절연막(7)상의 전면에 절연막(9)을 형성시킨다.
이후 신호전극을 연결하기위해 절연막(9) 및 게이트 절연막(7)을 식각하여 접촉홀(10)을 형성시킨다.
여기서 접촉홀(10)은 종래와 달리 상기 절연막(9) 및 게이트 절연막(7)을 식각공정으로 식각하고 위치는 소스/드레인 전극(4)(5)이 형성되지 않은 제1, 제2도전층(2)(3)상에 형성시키게 되는 것이다.
이상에서 상세히 설명한 바와 같이 본 발명은 접촉홀 형성위치가 활성층과 동일한 두께를 갖고 있는 소스/드레인 전극이 아닌 별도 형성된 제1, 제2도전층상에 형성되므로, 접촉홀 형성시 절연막 과잉식각에 따른 에러가 없으며 이로인해 활성층의 두께를 500Å이하로 감소시킬 수 있으므로 박막트랜지스터의 동작특성을 향상시킬 수 있는 효과가 있다.
Claims (1)
- 신호전극 연결을 위한 접촉홀을 형성하는 박막트랜지스터에 있어서, 균일한 두께를 갖고 활성층 형성영역을 향해서 안쪽보다 바깥쪽이 더높은 계단형상의 소스/드레인 전극과, 상기 소스/드레인 전극과 전기적 접촉을 하며 상기 소스/드레인 전극의 바깥쪽 하부에 형성되어 소스/드레인 형성영역의 바깥쪽으로 일정길이 만큼 더 연장된 제1, 제2도전층과, 상기 제1, 제2도전층의 연장부분상에 접촉되게 형성된 접촉홀을 포함하는 박막트랜지스터.
Priority Applications (1)
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| KR1019930004299A KR100270022B1 (ko) | 1993-03-19 | 1993-03-19 | 박막트랜지스터 |
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| KR1019930004299A KR100270022B1 (ko) | 1993-03-19 | 1993-03-19 | 박막트랜지스터 |
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| KR940022896A KR940022896A (ko) | 1994-10-21 |
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ID=19352475
Family Applications (1)
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| KR1019930004299A KR100270022B1 (ko) | 1993-03-19 | 1993-03-19 | 박막트랜지스터 |
Country Status (1)
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| KR (1) | KR100270022B1 (ko) |
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1993
- 1993-03-19 KR KR1019930004299A patent/KR100270022B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940022896A (ko) | 1994-10-21 |
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