KR100269207B1 - A single transistor type ferroelectric random access memory and an operating method thereof - Google Patents
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Abstract
Description
본 발명은 강유전체 랜덤 액세스 메모리에 관한 것으로, 상세하게는 비파괴 읽기가 가능하면서 각 메모리 셀들이 각각 하나의 트랜지스터와 강유전체 캐패시터로 이루어지는 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리 및 그 작동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric random access memory, and more particularly, to a single transistor ferroelectric random access memory having non-destructive read and each memory cell having a common word line consisting of one transistor and a ferroelectric capacitor, and a method of operating the same. .
비파괴 읽기(NDRO; non-destructive read out)이면서 각 메모리 셀이 단일 트랜지스터(single transistor)로 이루어지는 강유전체 메모리는 랜덤 액세스 메모리(RAM) 형태가 사실상 불가능한 것으로 여겨져 왔다. 이를 극복하기 위하여 NDRO 1T-1CC TFT-FRAM 및 NDRO 1T-1C FRAM의 구조 및 작동 방법을 아래와 같이 밝힌 바 있다.Ferroelectric memories, which are non-destructive read out (NDRO) and each memory cell consists of a single transistor, have been considered virtually impossible in the form of random access memory (RAM). To overcome this problem, the structure and operation method of NDRO 1T-1CC TFT-FRAM and NDRO 1T-1C FRAM are described as follows.
도 1은 종래의 1T-1C 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도이다. 도시된 바와 같이, 1T-1C 구조는 CMOS 트랜지스터(transistor; 10, 14b, 15, 16, 17)와 강유전체 캐패시터(11, 12, 13)를 전극(18b)으로 연결하여 하나의 셀(cell)을 형성하고 있다. 즉, 불순물 도핑에 의하여 소스(15) 및 드레인(17)이 형성된 실리콘 기판(10)의 채널(19) 상에 절연층(14b)이 형성되고, 이 절연층(14b) 내에 게이트(16)가 형성되어 있는 CMOS 트랜지스터와 하부 전극(11), 강유전체층(12) 및 상부 전극(13)이 순차로 적층된 강유전체 캐패시터(11,12,13)이 연결된 구조로 되어 있다. 이를 1T-1C 구조라 부르는데 1T-1C가 한 개의 셀이 된다. 여기서, CMOS 트랜지스터의 소스(15) 및 드레인(17)의 상부는 절연층이 개구되어 소스 전극(18a) 및 드레인 전극(18b)이 형성되어 있으며, 강유전체 캐패시터는 CMOS 기판(10) 위에 제작되고 주변의 트랜지스터와 연결되며, 그 상부에는 의 상부에는 절연층의 개구부를 통하여 전극(18c)이 형성되어 있다.1 is a schematic vertical cross-sectional view of a ferroelectric random access memory of the conventional 1T-1C structure. As shown, the 1T-1C structure connects a CMOS transistor (10, 14b, 15, 16, 17) and ferroelectric capacitors (11, 12, 13) to an electrode (18b) to connect one cell. Forming. That is, the insulating layer 14b is formed on the channel 19 of the silicon substrate 10 on which the source 15 and the drain 17 are formed by impurity doping, and the gate 16 is formed in the insulating layer 14b. The formed CMOS transistor and the lower electrode 11, the ferroelectric layer 12, and the upper electrode 13 have a structure in which the ferroelectric capacitors 11, 12, 13, which are sequentially stacked, are connected. This is called a 1T-1C structure, where 1T-1C becomes one cell. Here, an insulating layer is opened on the top of the source 15 and the drain 17 of the CMOS transistor to form a source electrode 18a and a drain electrode 18b. A ferroelectric capacitor is fabricated on the CMOS substrate 10 and surrounded by a periphery. The electrode 18c is connected to the transistor of the upper portion of the transistor through an opening of the insulating layer.
도 2는 종래의 1T-CC 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도이다. 도시된 바와 같이, 1T-CC(1 transistor-common capacitor) 구조의 박막 트랜지스터 강유전체 랜덤 액세서 메모리는 박막 트랜지스터들이 공통 강유전체 캐패시터 상에 집적된 구조를 이루고 있다. 즉, 강유전체 캐패시터의 하부전극(1)을 먼저 증착하여 공통 전극으로 이용한다. 이 공통 하부전극(1)에 강유전물질(2)을 증착하여 공통 강유전체층(2)으로 이용한다. 이 때는 반도체에 대한 강유전체층 증착 온도의 제한이 없다. 다음에 각 메모리 셀(cell)을 형성하기 위하여 메모리 셀별로 상부전극(3)을 증착한다. 그 다음에 상부전극(3)에 절연체(4a)를 증착하되 상부전극(3)과 박막 트랜지스터가 접촉할 창(window)을 남겨둔다. 그 위에 박막 트랜지스터(TFT; thin film transistor)를 형성한다.2 is a schematic vertical cross-sectional view of a ferroelectric random access memory of the conventional 1T-CC structure. As shown, a thin film transistor ferroelectric random access memory having a 1 transistor-common capacitor (1T-CC) structure has a structure in which thin film transistors are integrated on a common ferroelectric capacitor. That is, the lower electrode 1 of the ferroelectric capacitor is first deposited and used as a common electrode. The ferroelectric material 2 is deposited on the common lower electrode 1 and used as the common ferroelectric layer 2. At this time, there is no limitation of the ferroelectric layer deposition temperature for the semiconductor. Next, the upper electrode 3 is deposited for each memory cell to form each memory cell. Then, an insulator 4a is deposited on the upper electrode 3, but leaves a window in which the upper electrode 3 and the thin film transistor are in contact. A thin film transistor (TFT) is formed thereon.
이상 설명한 바와 같은 종래의 1T-1C 구조의 강유전체 랜덤 액세스 메모리나 1T-CC 구조의 강유전체 랜덤 액세스 메모리는 공히 겹층구조에 워드라인(word line), 비트라인(bit line), 플레이트 라인(plate line) 외에도 센싱용 비트라인이 첨가되어 그 작동 방법에 있어서 네 개의 라인을 사용해야 하는 한계를 벗어나지 못한다.As described above, the conventional ferroelectric random access memory of the 1T-1C structure or the ferroelectric random access memory of the 1T-CC structure have a word line, a bit line, and a plate line in a layer structure. In addition, a sensing bitline is added to keep the four lines in use.
본 발명은 상기와 같은 문제점을 개선하고자 창안한 것으로, 각 메모리셀을 단일 트랜지스터와 강유전체 캐패시터로 구성하되, 이 단일 트랜지스터들의 게이트와 소스를 워드라인으로 연결하여, 이 워드라인을 이용하여 기록하거나 읽는 이상적인 공통 워드라인를 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리 및 그 작동 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and each memory cell is composed of a single transistor and a ferroelectric capacitor, and the gate and the source of the single transistors are connected by a word line to write or read using the word line. It is an object of the present invention to provide a single transistor ferroelectric random access memory having an ideal common word line and a method of operating the same.
도 1은 종래의 1T-1C 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도,1 is a schematic vertical cross-sectional view of a ferroelectric random access memory of a conventional 1T-1C structure;
도 2는 종래의 1T-CC 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도,2 is a schematic vertical cross-sectional view of a ferroelectric random access memory of the conventional 1T-CC structure;
도 3은 본 발명에 따른 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 발췌 수직 단면도,3 is an excerpt vertical cross-sectional view of a single transistor ferroelectric random access memory having a common word line in accordance with the present invention;
도 4는 도 3의 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 개략적 평면도,4 is a schematic plan view of a single transistor ferroelectric random access memory having a common wordline of FIG.
도 5a 및 도 5b는 도 3의 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 "쓰기" 동작을 설명하기 위한 도면,5A and 5B illustrate a " write " operation of a single transistor ferroelectric random access memory having a common wordline of FIG.
그리고 도 6a 및 도 6b는 도 3의 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 "읽기" 동작을 설명하기 위한 도면이다.6A and 6B are diagrams for describing a "read" operation of a single transistor ferroelectric random access memory having a common word line of FIG.
<도면의 주요부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101. 비트라인(Bit line)(B)101.Bit line (B)
102. 공통 워드라인(Word line)(W)102. Common Word Line (W)
103. 강유전체 캐패시터 윗전극(gate)103. Top electrode of ferroelectric capacitor
104. 강유전체104. Ferroelectric
105. 확산층(Diffusion layer)105. Diffusion layer
106. 우물(Well)106. Well
107. 도전성 확산 라인(Conductive diffusion line)(플레이트 라인; plate line)107. Conductive diffusion line (plate line)
108. 기판(Substrate)108. Substrate
109. 절연층(Insulation layer)109. Insulation layer
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 공통 워드라인를 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리는, 기판 및 상기 기판 상의 각 메모리 셀에 단일 트랜지스터 및 강유전체 캐패시터가 구비된 강유전체 랜덤 액세스 메모리에 있어서, 상기 강유전체 캐패시터의 상부 전극이 상기 단일 트랜지스터의 게이트 역할을 하도록 상기 단일 트랜지스터의 채널 상부에 배치하고, 상기 상부 전극과 상기 단일 트랜지스터의 소스를 함께 연결하여 공통 워드라인을 형성하며, 상기 단일 트랜지스터의 드레인을 연결하여 비트라인을 형성하며, 상기 비트라인에 대응하도록 플레이트 라인을 형성한 것을 특징으로 한다.In order to achieve the above object, a single transistor ferroelectric random access memory having a common word line according to the present invention is a ferroelectric random access memory having a single transistor and a ferroelectric capacitor provided in a substrate and each memory cell on the substrate. The upper electrode of the capacitor is disposed above the channel of the single transistor to serve as a gate of the single transistor, and the upper electrode and the source of the single transistor are connected together to form a common word line, and the drain of the single transistor is connected. By forming a bit line, a plate line is formed to correspond to the bit line.
본 발명에 있어서, 상기 기판의 저면에 절연층을 형성하여 상기 기판을 플로팅시키고, 상기 플레이트 라인은 상기 비트라인에 대응하도록 기판 내부에 매립되며, 상기 플레이트 라인은 상기 단일 트랜지스터의 소스 및 드레인과 동일한 종유의 불순물로 도핑하되, 상기 플레이트 라인은 n+로 도핑되고, 상기 단일 트랜지스터의 채널은 p-well로 형성되거나, 상기 플레이트 라인은 p+로 도핑되고, 상기 단일 트랜지스터의 채널은 n-well로 형성된 것이 바람직하다.In the present invention, an insulating layer is formed on the bottom surface of the substrate to float the substrate, and the plate line is embedded in the substrate to correspond to the bit line, and the plate line is the same as the source and drain of the single transistor. Doped with unique impurities, wherein the plate line is doped with n + , the channel of the single transistor is formed as a p-well, or the plate line is doped with p + , and the channel of the single transistor is n-well It is preferable that it is formed.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 공통 워드라인를 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 작동 방법은, 기판 및 상기 기판 상의 각 메모리 셀에 단일 트랜지스터 및 강유전체 캐패시터를 구비하되, 상기 강유전체 캐패시터의 상부 전극이 상기 단일 트랜지스터의 게이트 역할을 하도록 상기 단일 트랜지스터의 채널 상부에 배치하고, 상기 상부 전극과 상기 단일 트랜지스터의 소스를 함께 연결하여 공통 워드라인을 형성하며, 상기 단일 트랜지스터의 드레인을 연결하여 비트라인을 형성하며, 상기 비트라인에 대응하도록 플레이트 라인을 형성한 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 작동 방법에 있어서, 상기 공통 워드라인을 어드레싱의 기준으로 하여, (가) 상기 공통 워드라인과 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및 (나) 상기 공통 워드라인에 인가된 전압에 의해 상기 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를 포함하는 것을 특징으로 한다.In addition, in order to achieve the above object, a method of operating a single transistor ferroelectric random access memory having a common word line according to the present invention includes a single transistor and a ferroelectric capacitor in a substrate and each memory cell on the substrate, wherein the ferroelectric capacitor An upper electrode of the transistor is disposed on a channel of the single transistor to serve as a gate of the single transistor, the upper electrode and the source of the single transistor are connected together to form a common word line, and the drain of the single transistor is connected to A method of operating a single transistor ferroelectric random access memory having a common word line forming a bit line and having a plate line corresponding to the bit line, the method comprising: (a) the common word line as a reference for addressing; word By applying a potential difference between the phosphorus and the plate line writing step of writing information; And (b) reading information through a sense amplifier connected to the bit line by a voltage applied to the common word line.
이하 도면을 참조하면서 본 발명에 따른 공통 워드라인를 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리를 상세하게 설명한다.Hereinafter, a single transistor ferroelectric random access memory having a common word line according to the present invention will be described in detail with reference to the drawings.
본 발명에 따른 공통 워드라인를 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리는 FRAM에 있어서 가장 이상적인 작동 형태인 비파괴 읽기형(NDRO type)이면서, 각 메모리셀이 단일 트랜지스터와 강유전체 캐패시터로 이루어진다. 이 때, 각 셀의 트랜지스터의 게이트와 소스를 워드라인으로 연결하여 어드레싱(addressing)을 위한 기준으로 삼고, 이 워드라인과 플레이트(plate)로 정보를 기록하고, 워드라인과 비트라인(sense amplifier line)으로 읽기를 행한다. 이를 구현하기 위한 메모리 구조가 도 3 및 도 4에 도시된다.The single transistor ferroelectric random access memory having a common word line according to the present invention is a non-destructive read type (NDRO type), which is the most ideal form of operation in FRAM, and each memory cell is composed of a single transistor and a ferroelectric capacitor. At this time, the gate and the source of the transistor of each cell are connected to the word line as a reference for addressing, the information is written into the word line and the plate, and the word line and the sense line Read with). A memory structure for implementing this is shown in FIGS. 3 and 4.
도 3은 본 발명에 따른 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 발췌 수직 단면도이고, 도 4는 도 3의 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 개략적 평면도이다. 도시된 바와 같이, 본 발명에 따른 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리는 공통 워드라인(word line)(102), 플레이트 라인(plate line)(107), 비트라인(bit line)(101)으로 이루어지면서 셀(cell) 전부가 절연판(109)으로 격리되는 특징이 있다. 각 메모리 셀을 구성하는 단일 트랜지스터는 게이트(103; 강유전체 캐패시터의 상부전극에 해당)와 소스(105)를 연결하여 워드라인(102)을 형성한다. 단일 트랜지스터들의 드레인들은 서로 연결하여 비트라인(101)으로 구성하되 센서 증폭기(sense amplifier)(미도시, 도 6a 및 도 6b 참조)로 연결된다. 플레이트 라인(Plate line)(107)은 불순물의 고농도 도핑층(highly doped layer)로 구성하는데 n+, p+중 선택한다. 만일 플레이트 라인(107)이 n+형이면 우물(well)(106)과 기판(108)은 p 형이되고 확산층(diffusion layer)(105)은 n+형이 된다. 만일 플레이트 라인(107)이 p+형이라면 우물(106)과 기판(108)은 n 형이 되고 확산층(105)는 p+형이 된다. 도면의 실시예에서는 n+형 플레이트 라인, 즉 p-well이 예로 도시된다.3 is an excerpt vertical cross-sectional view of a single transistor ferroelectric random access memory having a common word line according to the present invention, and FIG. 4 is a schematic plan view of a single transistor ferroelectric random access memory having a common word line of FIG. As shown, a single transistor ferroelectric random access memory having a common wordline in accordance with the present invention is a common word line (102), plate line (107), bit line (101) ) And all of the cells are separated by the insulating plate 109. A single transistor constituting each memory cell connects the gate 103 (corresponding to the upper electrode of the ferroelectric capacitor) and the source 105 to form a word line 102. The drains of the single transistors are connected to each other to form a bit line 101, but are connected to a sensor amplifier (not shown, see FIGS. 6A and 6B). The plate line 107 is composed of a highly doped layer of impurities, and is selected from n + and p + . If plate line 107 is n + type well 106 and substrate 108 are p type and diffusion layer 105 is n + type. If plate line 107 is of p + type, well 106 and substrate 108 are of n type and diffusion layer 105 is of p + type. In the embodiment of the figure an n + type plate line, ie a p-well, is shown by way of example.
이와 같이 구성된 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 작동 방법은 다음과 같다.The operation method of the single transistor ferroelectric random access memory having the common word line configured as described above is as follows.
먼저, 도 5a 및 도 5b는 도 3의 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 "쓰기" 동작을 설명하기 위한 도면이다. 도시된 바와 같이, 메모리 셀에 기록할 때에는 워드라인(102)을 먼저 택하여 어드레싱(addressing)하고 워드라인(102)과 플레이트 라인(107) 사이에 전위차를 가한다. 이 전위차에 의해서 p-well에 유도되는 전하 극성이 결정된다. 도 5a에 도시된 바와 같이, 워드라인(102)의 전압(Vw)이 플레이트 라인(107) 전압(Vb) 보다 작게되면 해당 셀의 확산층 사이 혹은 워드라인(102)과 비트라인(101) 사이의 p-well에는 양전하가 유도되고 이는 강유전체(104)의 도메인(domain)에 의해 균형을 이루어 속박 전하(bound charge)가 되어 사라지지 않게 된다. 이를 "0"으로 기록된 것으로 설정(assign)한다. 도 5b에 도시된 바와 같이, 워드라인(102)의 전압(Vw)이 플레이트 라인(107) 전압(Vb) 보다 크게되면 해당 셀의 p-well에는 음전하가 유도된다. 이를 "1"로 기록된 것으로 설정(assign)한다. 물론 상기의 경우와 반대로 설정할 수도 있다.First, FIGS. 5A and 5B are diagrams for describing a " write " operation of a single transistor ferroelectric random access memory having a common word line of FIG. As shown, when writing to a memory cell, word line 102 is first taken and addressed and a potential difference is applied between word line 102 and plate line 107. This potential difference determines the charge polarity induced in the p-well. As shown in FIG. 5A, when the voltage Vw of the word line 102 is smaller than the voltage Vb of the plate line 107, between the diffusion layers of the cell or between the word line 102 and the bit line 101. A positive charge is induced in the p-well, which is balanced by the domain of the ferroelectric 104 and becomes a bound charge so that it does not disappear. Assign this as recorded as "0". As shown in FIG. 5B, when the voltage Vw of the word line 102 is greater than the voltage Vb of the plate line 107, negative charge is induced in the p-well of the corresponding cell. Assign this as recorded as "1". Of course, it can also be set as opposed to the above case.
다음에, 도 6a 및 도 6b는 도 3의 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리의 "읽기" 동작을 설명하기 위한 도면이다. 도시된 바와 같이, 기록된 정보를 읽을 때에는 워드라인(102)을 먼저 선택하여 어드레싱하고 읽기전압 Vr을 가하고 센서 증폭기(sense amlifier)(110)가 연결된 비트라인(101)을 선택하면 메모리 상태를 검출할 수 있다. 즉, 도 6a에 도시된 바와 같이, "0"으로 기록된 셀(cell)은 "off"로 검출되고, 도 6b에 도시된 바와 같이, "1"로 기록된 셀은 "on"으로 검출된다.6A and 6B are diagrams for explaining the " read " operation of the single transistor ferroelectric random access memory having the common word line of FIG. As shown, when reading the recorded information, the word line 102 is first selected and addressed, the read voltage Vr is applied, and the bit line 101 to which the sensor amplifier 110 is connected is selected to detect the memory state. can do. That is, as shown in FIG. 6A, a cell written as "0" is detected as "off", and as shown in FIG. 6B, a cell recorded as "1" is detected as "on". .
이상 설명한 바와 같이, 본 발명에 따른 공통 워드라인를 갖는 단일 트랜지스터 강유전체 랜덤 액세스 메모리는 비파괴 읽기형(NDRO type)이면서 각 메모리셀이 단일 트랜지스터와 강유전체 캐패시터로 이루어지도록 하되, 각 셀의 트랜지스터의 게이트와 소스를 워드라인으로 연결하여 어드레싱(addressing)을 위한 기준으로 삼고, 이 워드라인과 플레이트(plate)로 정보를 기록하고, 워드라인과 비트라인(sense amplifier line)으로 읽기를 행함으로써, 공통 워드라인 하나로 기준을 삼기 때문에 FRAM 제작이 간편하고, NDRO 방식을 유지할 수 있기 때문에 피로(fatigue)에 대한 부담이 덜어지며, 단일 트랜지스터 형태이기 때문에 집적도가 증대된다.As described above, the single transistor ferroelectric random access memory having a common word line according to the present invention is non-destructive read type (NDRO type) and each memory cell is composed of a single transistor and a ferroelectric capacitor, but the gate and source of the transistor of each cell Is connected to a word line as a reference for addressing, information is written into the word line and a plate, and read into the word line and the sense amplifier line, so that one common word line is used. FRAM fabrication is easy because of the reference, and the NDRO method can be maintained, reducing the burden of fatigue, and the single transistor type increases the integration.
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