KR100268925B1 - Lead frame and semiconductor package with such lead frame - Google Patents

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Abstract

PURPOSE: A lead frame and a semiconductor package using the same are provided to perform packaging process regardless of the size of the chip when the number of the bonding pads falls within number of corresponding inner leads. CONSTITUTION: The device includes a tie-bar(2), a die pad(4), a plurality of inner leads(6), an outer lead(7), a damper(8). Inner portion of the inner lead is downset with a predetermined height. The inner lead, tie-bar and the die pad are arranged on a same surface. The downset portion of the inner lead is coined or plated with a metal foil whose electrical conductivity is outstanding. The surface of the downset side of the inner lead includes an insulator material(11) on which a dielectric film layer is attached. A plurality of grooves are formed on the lower portion of the die pad to increase the contact size of the EMC and the die pad.

Description

리드 프레임 및 이를 이용한 반도체 패키지{Lead frame and semiconductor package with such lead frame}Lead frame and semiconductor package with such lead frame}

본 발명은 리드 프레임 및 이를 이용한 반도체 패키지에 관한 것으로서, 더욱 상세하게는 리드 프레임을 칩 사이즈에 구애받지 않고 범용으로 사용할 수 있도록하여 칩 사이즈가 바뀔 때마다 그에 맞는 리드 프레임을 새로 개발하지 않아도 되도록 한 것이다.The present invention relates to a lead frame and a semiconductor package using the same. More particularly, the lead frame can be used universally regardless of the chip size so that a new lead frame does not have to be developed each time the chip size is changed. will be.

일반적으로, 반도체 패키지 공정에 사용되는 리드 프레임은 반도체 칩의 패키지 작업에 사용되는 금속 구조물로서, 주로 구리합금(copper alloy)으로 만들어진다.In general, a lead frame used in a semiconductor package process is a metal structure used for packaging a semiconductor chip, and is mainly made of a copper alloy.

이와 같은 리드 프레임(1a)은, 도 1에 나타낸 바와 같이 상·하부 양측에 전체 구조를 스스로 지지하며 자동으로 이송시킬 때 안내 역할을 하는 가이드레일부(14)를 구비하고 있다.As shown in Fig. 1, the lead frame 1a is provided with guide rail portions 14 serving as guides when the entire structure is supported by itself and automatically transferred to both the upper and lower sides.

또한, 상기 리드 프레임(1a)은 중심부에 반도체 칩(3)이 안착되는 다이패드(4)를 구비하고 있으며, 상기 다이패드는 패들(paddle)이라고도 불리워진다.In addition, the lead frame 1a includes a die pad 4 on which a semiconductor chip 3 is seated in a center portion, which is also called a paddle.

이 때, 상기 다이패드(4)는 리드 프레임(1a)의 모서리 부분으로부터 연장형성된 타이바(2a)에 연결되어 지지되며, 리드 프레임(1a)의 나머지 영역에 비해 낮은 위치에 자리잡고 있다.At this time, the die pad 4 is connected to and supported by the tie bar 2a extending from the corner portion of the lead frame 1a, and is located at a lower position than the rest of the lead frame 1a.

즉, 타이바(2a)의 일부분이 소정의 경사각을 가지도록 절곡되므로써 상기 타이바(2a)에 연결되어 지지되는 다이패드(4)는 인너리드(6)에 비해 다운셋(down set)된 상태이다.That is, since the portion of the tie bar 2a is bent to have a predetermined inclination angle, the die pad 4 connected to and supported by the tie bar 2a is downset compared to the inner lead 6. to be.

또한, 상기 다이패드(4)와 인너리드(6)들 사이에는 빈 공간이 형성되어 있다.In addition, an empty space is formed between the die pad 4 and the inner lead 6.

그리고, 상기 리드 프레임(1a)은 다이패드(4) 주위에 그 선단이 위치하는 복수개의 인너리드(6)를 가지고 있으며, 상기 인너리드(6)들의 반대편으로는 상기 인너리드(6)에 각각 일대일 대응하도록 형성된 복수개의 아웃터리드(7)를 가지고 있다.In addition, the lead frame 1a has a plurality of inner leads 6 whose ends are positioned around the die pad 4, and opposite to the inner leads 6, respectively, on the inner leads 6. It has a plurality of outrights 7 formed to correspond one-to-one.

또한, 상기 각 인너리드(6)와 아웃터리드(7) 사이에는 댐바(8)가 위치하며, 상기 댐바(8)는 EMC(Epoxy Molding Compound)로 몰딩 완료 후, 트리밍 작업시 제거된다.In addition, a dam bar 8 is positioned between each of the inner leads 6 and the outliers 7, and the dam bars 8 are removed during trimming after completion of molding with an epoxy molding compound (EMC).

한편, 이와 같은 리드 프레임(1a)을 사용한 패키지 공정은 다음과 같은 순서로 수행된다.On the other hand, the package process using such a lead frame (1a) is performed in the following order.

즉, 웨이퍼에 집적회로를 형성하는 FAB공정(Fabrication Process)을 완료한 후, 웨이퍼 상에 만들어진 각 칩(3)을 서로 분리시키는 다이싱(Dicing), 분리된 각 칩(3)을 리드 프레임(1a)(Lead Frame)의 다이패드(4)(paddle)에 안착시키는 칩(3) 본딩(Chip Bonding), 칩(3) 위의 본딩 패드(Bonding pad)와 리드 프레임(1a)의 인너리드(6)(Inner Lead portion)를 전기적으로 접속시키는 와이어 본딩(Wire Bonding)을 순차적으로 수행한다.That is, after completing the FAB process (Fabrication Process) for forming an integrated circuit on the wafer, dicing (Dicing) to separate each chip 3 made on the wafer from each other, the separated chip (3) is a lead frame ( Bond bonding of the chip 3 seated on the die pad 4 of the lead frame, the bonding pad on the chip 3, and the inner lead of the lead frame 1a. 6) (Wire Bonding) for electrically connecting the (Inner Lead portion) is performed sequentially.

그 후, 칩(3) 및 본딩된 와이어(10)를 감싸 보호하기 위한 몰딩(Molding)을 수행하게 된다.Thereafter, molding to wrap and protect the chip 3 and the bonded wire 10 is performed.

또한, 몰딩 공정을 수행한 후에는 리드 프레임(1a)의 타이 바(2a)(Tie Bar) 및 댐 바(Dam Bar)를 자르는 트리밍(Triming) 및, 아웃터리드(Outer Lead)를 소정의 형상으로 성형하는 포밍(Forming)을 차례로 수행하게 된다.In addition, after the molding process, trimming to cut the tie bar 2a and the dam bar of the lead frame 1a and the outer lead may be performed in a predetermined shape. Forming is performed in order.

트리밍 및 포밍 완료 후에는 최종적으로 솔더링(Soldering)을 실시하므로써 도 2에 나타낸 바와 같은 구조의 반도체 패키지를 얻을 수 있다.After the trimming and the forming are completed, finally, soldering is performed to obtain a semiconductor package having a structure as shown in FIG. 2.

그러나, 이와 같은 일반적인 리드 프레임(1a)은 칩(3) 사이즈가 다이패드(4)에 비해 큰 경우, 이에 대응하는 새로운 규격의 다이패드(4)를 가진 리드 프레임(1a)을 설계 및 제작하여야만 하는 단점이 있었다.However, such a general lead frame 1a has to design and manufacture a lead frame 1a having a new standard die pad 4 when the chip 3 size is larger than the die pad 4. There was a disadvantage.

이는, 다이패드(4)가 인너리드(6)보다 하부에 위치하도록 다운셋되어 있으므로, 칩(3)이 인너리드(6)의 팁들을 이은 영역의 면적보다 큰 면적을 갖는 경우, 칩(3) 가장자리가 인너리드(6)의 팁에 가로막혀 다이패드(4)에 안착되지 못하게 될 뿐만 아니라, 칩(3)의 가장자리 영역이 2차 와이어 본딩이 이루어지는 금도금된 인너리드(6)의 본딩영역을 가리게 되어 와이어 본딩이 이루어질 수 없게 되기 때문이다.This is because the die pad 4 is downset to be located below the inner lead 6, so that when the chip 3 has an area larger than the area of the area following the tips of the inner lead 6, the chip 3 The bonding area of the gold-plated inner lead 6 in which the edge is blocked by the tip of the inner lead 6 and is not seated on the die pad 4, and the edge area of the chip 3 is secondary wire bonded. This is because the wire bonding cannot be made.

또한, 칩의 크기에 있어서, 그 크기는 도 2에 가상선으로 나타낸 바와 같이 인너리드(6)의 팁에 접촉되지 않는 범위 내에서만 변경가능하므로, 다양한 사이즈의 칩을 종래의 리드 프레임(1a)에 적용시키기는 힘들었다.In addition, in the size of the chip, the size of the chip can be changed only within the range not in contact with the tip of the inner lead 6 as shown by the virtual line in FIG. It was hard to apply.

요컨데, 칩(3)에 형성된 본딩패드(5)의 수가 이에 대응하는 인너리드(6)의 수를 넘지 않는 범위에서 칩(3) 사이즈에 구애받지 않고 하나의 리드 프레임(1a)을 범용으로 사용하는 것이 경제성 및 생산성 측면에서 바람직하나, 종래의 리드 프레임(1a)구조로는 이러한 문제점들을 해결할 수가 없었다.In other words, a single lead frame 1a is generally used regardless of the size of the chip 3 within a range in which the number of bonding pads 5 formed on the chip 3 does not exceed the number of inner leads 6 corresponding thereto. Although it is preferable in terms of economics and productivity, the conventional lead frame 1a structure cannot solve these problems.

한편, 도 3 및 도 4에 나타낸 것은 U.S.A 특허공고 제5,554,886호에 나타나 있는 선행 기술(prior art)을 도시한 것으로서, 상기 U.S.A 특허공고 제5,554,886호에는 인너리드(6)에 칩(3)의 가장자리부분이 위치하도록하여 다이패드(4)를 생략하는 기술이 개시되어 있다.3 and 4 illustrate prior art shown in USA Patent No. 5,554,886, and US Patent Publication No. 5,554,886 describes the edge of the chip 3 on the inner lead 6. The technique of omitting the die pad 4 by having a part located is disclosed.

그러나, 이 기술은 DIP(Dual Inline Package)에 적용되는 리드 프레임(1b)에 관한 것으로서, QFP(Quad flat Package)에 적용되는 리드 프레임(1b)과는 달리 패키지의 다핀화가 불가능하다.However, this technique relates to a lead frame 1b applied to a dual inline package (DIP), and unlike the lead frame 1b applied to a quad flat package (QFP), the package cannot be multi-pinned.

또한, 이 기술은 리드 프레임(1b)의 다이패드(4)가 없으므로 인해, 인너리드(6) 내측 영역의 크기보다 작은 사이즈의 칩(3)은 탑재시킬 수가 없다.In addition, since this technique does not have the die pad 4 of the lead frame 1b, the chip 3 having a size smaller than the size of the inner lead 6 inner region cannot be mounted.

즉, 전술한 패들리스 리드 프레임(1b)은 인너리드(6) 끝단이 이루는 영역 이상의 사이즈를 갖는 칩(3)을 패키지하는데만 사용될 수 있을 뿐, 사이즈가 그 이하인 칩(3)의 경우에는 칩(3)을 패키지하는데 적용하지 못하게 된다.That is, the above-described padless lead frame 1b can only be used to package a chip 3 having a size larger than the area formed by the inner lead 6 end, and in the case of a chip 3 having a size smaller than that, (3) will not apply to package.

따라서, 패키지 공정라인의 운용에 있어서, 단일 사이즈의 칩 패키지에만 적용할 수 있으므로, 칩(3) 사이즈에 따라 인너리드(6) 사이의 간격이 다른 여러 가지 규격의 리드 프레임(1b)이 각각 별도로 마련되어야만 하므로 리드 프레임(1b)의 범용성이 결여되는 단점이 있었다.Therefore, in the operation of the package processing line, it can be applied only to the chip package of a single size, so that the lead frame 1b of various standards having different intervals between the inner leads 6 according to the size of the chip 3 is separately provided. Since it must be provided, there was a disadvantage in that the general purpose of the lead frame 1b is lacking.

본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 칩의 본딩패드 수가 이에 대응하는 인너리드의 수를 넘지 않는 범위에서 칩 사이즈가 다이패드보다 작거나, 혹은 인너리드 내측 영역을 벗어날 정도로 크더라도 이에 구애받지 않고 하나의 리드 프레임을 이용하여 정상적으로 패키지 공정을 진행할 수 있도록 한 범용 리드 프레임 및 이를 이용한 반도체 패키지를 제공하는데 그 목적이 있다.The present invention is to solve the above-mentioned problems, even if the chip size is smaller than the die pad or large enough to escape the inner lead region in the range that the number of bonding pads of the chip does not exceed the number of inner leads corresponding thereto. It is an object of the present invention to provide a general-purpose lead frame and a semiconductor package using the same that allow a package process to normally proceed using one lead frame without being concerned.

도 1은 일반적인 QFP형 리드 프레임을 나타낸 평면도1 is a plan view showing a typical QFP type lead frame

도 2는 도 1의 리드 프레임을 이용하여 제조된 반도체 패키지를 나타낸 종단면도FIG. 2 is a longitudinal cross-sectional view illustrating a semiconductor package manufactured using the lead frame of FIG. 1. FIG.

도 3은 종래의 패들리스 리드 프레임을 나타낸 평면도3 is a plan view showing a conventional padless lead frame

도 4는 도 3의 리드 프레임을 이용하여 제조된 반도체 패키지를 나타낸 종단면도4 is a longitudinal cross-sectional view illustrating a semiconductor package manufactured using the lead frame of FIG. 3.

도 5는 본 발명의 리드 프레임을 나타낸 평면도Figure 5 is a plan view showing a lead frame of the present invention

도 6은 도 5의 리드 프레임을 이용하여 제조된 반도체 패키지의 일실시예를 나타낸 종단면도로서, 칩 사이즈가 다이패드보다 작은 경우FIG. 6 is a longitudinal cross-sectional view illustrating an embodiment of a semiconductor package manufactured using the lead frame of FIG. 5, wherein the chip size is smaller than the die pad. FIG.

도 7은 도 5의 리드 프레임을 이용하여 제조된 반도체 패키지의 다른 실시예를 나타낸 종단면도로서, 칩 사이즈가 인너리드 내측 영역보다 큰 경우FIG. 7 is a longitudinal cross-sectional view of another embodiment of a semiconductor package manufactured using the lead frame of FIG. 5, wherein the chip size is larger than an inner lead inner region. FIG.

도 8은 도 6의 A부의 절연부재 구조를 나타낸 단면도FIG. 8 is a cross-sectional view illustrating an insulation member structure of part A of FIG. 6.

도 9는 본 발명의 리드 프레임의 다른 실시예를 나타낸 평면도Figure 9 is a plan view showing another embodiment of the lead frame of the present invention

도 10은 도 9의 Ⅰ-Ⅰ선 단면도10 is a cross-sectional view taken along line II of FIG. 9.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

1:리드 프레임 2:타이바1: lead frame 2: tie bar

3:칩 4:다이패드3: chip 4: pad

5:본딩패드 6:인너리드5: Bonding pad 6: Inner lead

7:아웃터리드 8:댐바7: Outstanding 8: Dambar

9:코이닝된 면 10:연결부재9: coined face 10: connecting member

11:절연부재 11a:접착제층11: Insulation member 11a: Adhesive layer

11b:절연필름층 12:접합제11b: insulating film layer 12: bonding agent

13:몰드바디13: Molded body

상기한 목적을 달성하기 위한 본발명의 제1형태에 따르면, 본 발명은 리드 프레임 몸체의 가장자리로부터 중심쪽으로 연장형성된 타이바와, 상기 타이바에 연결되어 지지되며 칩이 부착되는 다이패드와, 상기 다이패드 주위에 위치하며 와이어 본딩시 상기 다이패드에 안착된 칩의 본딩패드와 전기적으로 연결되는 복수개의 인너리드와, 상기 인너리드에 각각 연결되며 몰딩시 외부로 노출되는 아웃터리드와, 상기 인너리드들과 아웃터리드들 사이에 형성되는 댐바를 구비한 리드 프레임에 있어서; 상기 인너리드들과 타이바 및 다이패드가 동일 평면 상에 위치하도록 한 리드 프레임이 제공되는 것을 특징으로 한다.According to a first aspect of the present invention for achieving the above object, the present invention provides a tie bar extending toward the center from the edge of the lead frame body, a die pad connected to the tie bar and supported by a chip, and the die pad A plurality of inner leads positioned around and electrically connected to a bonding pad of a chip seated on the die pad during wire bonding, an outer lead connected to the inner lead and exposed to the outside during molding, and the inner leads A lead frame having a dam bar formed between the outliers; A lead frame is provided in which the inner leads, the tie bar, and the die pad are positioned on the same plane.

한편, 상기한 목적을 달성하기 위한 본 발명의 제2형태에 따르면, 아웃터리드와 상기 아웃터리드와 동일 평면상에 위치하는 인너리드로 이루어진 복수개의 리드들과; 상기 인너리드 내측에 위치하며 상기 인너리드와 동일 평면상에 위치하는 다이패드와; 상기 다이패드 상면 및 인너리드에 동시에 걸쳐지며 복수개의 본딩패드를 갖는 칩과; 상기 다이패드에 칩이 부착되도록 다이패드 상면에 도포되는 접합제와; 상기 칩의 본딩패드들과 인너리드들을 전기적으로 각각 연결하는 복수개의 연결부재와; 상기 아웃터리드를 제외한 나머지 전체 구조를 실링하는 몰드바디를 구비한 반도체 패키지가 제공되는 것을 특징으로 한다.On the other hand, according to a second aspect of the present invention for achieving the above object, a plurality of leads consisting of an outer lead and an inner lead positioned on the same plane as the outer lead; A die pad located inside the inner lead and coplanar with the inner lead; A chip simultaneously covering the die pad upper surface and the inner lead and having a plurality of bonding pads; A bonding agent applied to an upper surface of the die pad so that a chip is attached to the die pad; A plurality of connecting members electrically connecting bonding pads and inner leads of the chip, respectively; A semiconductor package having a mold body for sealing the entire structure other than the outwards is provided.

또한, 상기한 목적을 달성하기 위한 본 발명의 제3형태에 따르면, 아웃터리드와 상기 아웃터리드와 동일 평면상에 위치하는 인너리드로 이루어진 복수개의 리드들과; 상기 인너리드 내측에 위치하며 인너리드와 동일 평면상에 위치하는 다이패드와; 상기 다이패드 상면 내에 위치하며 인너리드들에 전기적으로 각각 연결되는 복수개의 본딩패드를 갖는 칩과; 상기 다이패드에 칩이 부착되도록 하는 접합제와; 상기 칩의 본딩패드들과 인너리드들을 전기적으로 각각 연결하는 복수개의 연결부재와; 상기 아웃터리드를 제외한 나머지 전체 구조를 실링하는 몰드바디를 구비한 반도체 패키지가 제공되는 것을 특징으로 한다.In addition, according to a third aspect of the present invention for achieving the above object, a plurality of leads consisting of an outer lead and an inner lead positioned on the same plane as the outer lead; A die pad located inside the inner lead and coplanar with the inner lead; A chip located in an upper surface of the die pad and having a plurality of bonding pads electrically connected to inner leads, respectively; A bonding agent for attaching a chip to the die pad; A plurality of connecting members electrically connecting bonding pads and inner leads of the chip, respectively; A semiconductor package having a mold body for sealing the entire structure other than the outwards is provided.

이하, 본 발명의 각 실시예들을 첨부도면 도 5 내지 도 10을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, each embodiment of the present invention will be described in detail with reference to FIGS. 5 to 10.

도 5는 본 발명의 리드 프레임의 일실시예를 나타낸 평면도로서, 리드 프레임(1)몸체의 가장자리로부터 중심쪽으로 연장형성된 타이바(2)와, 상기 타이바(2)에 연결되어 지지되며 상면에 칩(3)이 부착되는 다이패드(4)와, 상기 다이패드(4) 주위에 위치하며 와이어 본딩시 상기 다이패드(4)에 안착된 칩(3)의 본딩패드(5)들과 전기적으로 각각 연결되는 복수개의 인너리드(6)와, 상기 인너리드(6)에 각각 연결되며 몰딩시 외부로 노출되는 아웃터리드(7)와, 상기 인너리드(6)들과 아웃터리드(7)들 사이에 형성되는 댐바(8)를 구비한 리드 프레임(1)에 있어서; 상기 인너리드(6)들과 타이바(2) 및 다이패드(4)가 동일 평면상에 위치하도록 형성하여 구성된다.Figure 5 is a plan view showing an embodiment of the lead frame of the present invention, a lead bar (1) extending toward the center from the edge of the body of the lead frame (1) and connected to the tie bar (2) is supported on the upper surface The die pad 4 to which the chip 3 is attached and the bonding pads 5 of the chip 3 positioned around the die pad 4 and seated on the die pad 4 when wire bonding are electrically connected to the die pad 4. A plurality of inner leads 6 connected to each other, an outer lead 7 connected to the inner lead 6 and exposed to the outside during molding, and between the inner leads 6 and the outer leads 7 A lead frame (1) having a dam bar (8) formed in the; The inner leads 6, the tie bars 2, and the die pads 4 are formed on the same plane.

또한, 상기 인너리드(6)에는 충분한 폭을 갖도록 코이닝을 실시하여 평평하게 하므로써, 상기 칩(3)의 본딩패드(5)와 인너리드(6)를 전기적으로 연결하는 와이어 본딩시 전기적 연결부재인 와이어(10) 일단과의 접합력이 강화되도록 하는 한편, 패키지 공정시 인너리드(6)에 부착된 절연부재(11)의 상면과 다이패드(4)에 도포되는 에폭시의 상면이 동일한 높이를 이루도록 해주게 된다.In addition, the inner lead 6 is coined so as to have a sufficient width so as to be flat so that the electrical connection member at the time of wire bonding electrically connecting the bonding pad 5 and the inner lead 6 of the chip 3 to each other. While the bonding force with one end of the in-wire 10 is strengthened, the upper surface of the insulating member 11 attached to the inner lead 6 and the upper surface of the epoxy applied to the die pad 4 during the packaging process have the same height. You will.

또한, 상기 인너리드(6)의 코이닝된 부위에는 전기전도성이 우수한 금속박막을 입히게 되는데, 상기 금속박막으로서는 은(Ag)을 도금하는 것이 바람직하다.In addition, the coined portion of the inner lead 6 is coated with a metal thin film having excellent electrical conductivity. The metal thin film is preferably plated with silver (Ag).

즉, 인너리드(6)의 선단부에는 은도금(Ag-plating)을 실시하며, 타이바(2)에는 도금을 하지 않는다.In other words, silver-plating is applied to the leading end of the inner lead 6, and the tie bar 2 is not plated.

이는 와이어 본딩시 인너리드(6)와 타이바(2)를 식별할 수 있도록 하기 위함이다.This is to make it possible to identify the inner lead 6 and the tie bar 2 at the time of wire bonding.

한편, 상기 인너리드(6)들의 코이닝된 면상에는 칩(3)과 인너리드(6)들과의 전기적 연결을 방지하는 한편, 와이어 본딩시 인너리드(6)들의 유동을 방지하기 위한 절연부재(11)(Insulating member)가 부착된다.On the other hand, on the coined surface of the inner lead (6) to prevent the electrical connection between the chip 3 and the inner lead (6), the insulating member for preventing the flow of the inner lead (6) during wire bonding (11) (Insulating member) is attached.

이 때, 상기 절연부재(11)는 상기 인너리드(6)에 부착되는 폴리이미드(polyimide) 등으로 된 접착제층(11a)과, 상기 접착제층(11a) 상면에 부착되는 절연필름층(11b)으로 이루어지게 된다.At this time, the insulating member 11 is an adhesive layer 11a made of polyimide or the like attached to the inner lead 6 and the insulating film layer 11b attached to the upper surface of the adhesive layer 11a. Will be made.

한편, 상기 인너리드(6)에 대한 코이닝 깊이는 15∼20㎛정도로 하는 것이 바람직하며, 그 폭은 절연부재(11)보다 충분히 커게 한다.On the other hand, the coining depth with respect to the inner lead 6 is preferably about 15 to 20 µm, and the width thereof is sufficiently larger than that of the insulating member 11.

그리고, 도 8은 도 6의 절연부재 구조를 나타낸 단면도로서, 상기 절연부재(11)는 전체적인 두께를 75㎛이하로 하고, 절연부재(11)의 폭은 1∼1.5㎜로 하는 것이 바람직하며, 상기 절연부재는(11) 접착제층(11a)의 두께를 25㎛ 이하로 하고, 그 위에 부착되는 절연필름층의 두께를 50㎛ 이하로 함이 바람직하다.8 is a cross-sectional view illustrating the structure of the insulating member of FIG. 6, wherein the insulating member 11 has an overall thickness of 75 μm or less, and the width of the insulating member 11 is 1-1.5 mm. The insulating member 11 preferably has a thickness of the adhesive layer 11a of 25 μm or less, and a thickness of the insulating film layer attached thereon of 50 μm or less.

한편, 일반적으로 다이패드(4) 상면에 도포되는 에폭시의 두께가 8∼35㎛ 범위로 도포된다.On the other hand, in general, the thickness of the epoxy to be applied to the upper surface of the die pad 4 is applied in the range of 8 to 35㎛.

따라서, 실제 제조시에는 상기한 수치 범위내에서 에폭시의 두께, 절연부재의 두께, 코이닝 깊이 등을 적절히 가변시켜 상기 인너리드(6)에 부착된 절연부재(11)의 상단면과 상기 다이패드(4)에 도포된 접합제(12)의 상단면이 동일 평면상에 위치하도록 조절해주게 된다.Therefore, in actual manufacture, the top surface of the insulating member 11 attached to the inner lead 6 and the die pad by varying the thickness of the epoxy, the thickness of the insulating member, the coining depth, etc. within the above numerical range. The upper surface of the bonding agent 12 applied to (4) is adjusted to be located on the same plane.

이와 같이 구성된 본 발명의 리드 프레임(1)을 이용하여 반도체 칩(3)에 대한 패키지를 실시할 경우, 그 과정은 다음과 같이 수행된다.When the package for the semiconductor chip 3 is implemented using the lead frame 1 of the present invention configured as described above, the process is performed as follows.

먼저, 웨이퍼에 집적회로를 형성하는 FAB공정을 완료한 후, 웨이퍼 상에 만들어진 각 칩(3)을 서로 분리시키는 다이싱(Dicing)이 끝나면, 분리된 각 칩(3)을 리드 프레임(1)(Lead Frame)에 안착시키게 된다.First, after completing the FAB process of forming the integrated circuit on the wafer, and after dicing separating the chips 3 made on the wafer from each other, the separated chips 3 are separated from the lead frame 1. It will rest on the Lead Frame.

이때, 칩(3)의 크기에 따라, 다이패드(4)(die pad) 내에 안착시키거나, 상기 다이패드(4) 및 인너리드(6)에 동시에 안착시키는 칩 본딩(Chip Bonding)을 수행하게 된다.At this time, according to the size of the chip 3, it is to be mounted in the die pad (4), or to perform chip bonding (Chip Bonding) to be simultaneously seated on the die pad (4) and the inner lead (6) do.

즉, 칩(3)의 크기가 다이패드(4)보다 작은 경우에는 다이패드(4) 내에 위치하지만, 상기 인너리드(6) 선단을 연결한 영역보다 클 경우에는 다이패드(4) 및 인너리드(6) 선단에 걸쳐져 안착된다.That is, when the size of the chip 3 is smaller than the die pad 4, the chip 3 is located in the die pad 4, but when the chip 3 is larger than the area where the tip of the inner lead 6 is connected, the die pad 4 and the inner lead are formed. (6) It rests across the tip.

이 때, 상기 인너리드(6)에는 절연부재(11)가 부착되고, 상기 다이패드(4) 상부면에는 접합제(12)인 에폭시(EPOXY)가 도포된다.At this time, an insulating member 11 is attached to the inner lead 6, and epoxy (EPOXY), which is a bonding agent 12, is coated on the upper surface of the die pad 4.

이어서, 칩(3)상에 형성된 외부접속단자인 본딩 패드(Bonding pad)와 리드 프레임(1)의 인너리드(6)(Inner Lead portion)를 전기적으로 접속시키는 와이어 본딩(Wire Bonding)을 순차적으로 수행한 후, 상기 칩(3) 및 본딩된 와이어를 감싸 보호하기 위한 몰딩(Molding)을 수행하게 된다.Subsequently, a wire bonding for electrically connecting a bonding pad, which is an external connection terminal formed on the chip 3, and an inner lead portion 6 of the lead frame 1, is sequentially performed. After performing, molding to wrap and protect the chip 3 and the bonded wire is performed.

또한, 몰딩을 수행한 후에는 리드 프레임(1)의 써포트 바(Support Bar) 및 댐 바(Dam Bar)를 자르는 트리밍(Trimming) 및, 아웃터리드(7)를 소정의 형상으로 성형하는 포밍(Forming)을 차례로 수행하게 된다.In addition, after the molding is performed, trimming to cut the support bar and the dam bar of the lead frame 1, and forming the outlier 7 to a predetermined shape are performed. ) In turn.

트리밍 및 포밍 완료 후에는 최종적으로 솔더링(Soldering)을 실시하므로써 반도체소자 패키지 공정을 완료하게 된다.After trimming and forming, the soldering process is finally performed to complete the semiconductor device package process.

한편, 상기에서 인너리드(6)의 선단은 코이닝되며, 이와 같이 된 상태에서 인너리드(6)의 코이닝된 영역에 절연부재(11)가 부착됨에 따라 상기 인너리드(6)에 부착된 절연부재(11)의 상단면과 상기 다이패드(4)에 도포된 접합제(12)의 상단면은 동일 평면상에 위치하게 된다.Meanwhile, the tip of the inner lead 6 is coined in the above, and as the insulating member 11 is attached to the coined region of the inner lead 6 in this state, the inner lead 6 is attached to the inner lead 6. The top surface of the insulating member 11 and the top surface of the bonding agent 12 applied to the die pad 4 are located on the same plane.

이를 위해, 상기 코이닝된 면(9)의 인너리드(6)의 두께와 절연부재(11)의 두께와의 합은 상기 다이패드(4)의 두께와 그 위에 도포되는 접합제(12)의 두께와의 합과 같도록 제어되어야 함은 물론이다.To this end, the sum of the thickness of the inner lead 6 of the coined surface 9 and the thickness of the insulating member 11 is equal to the thickness of the die pad 4 and the bonding agent 12 applied thereon. Of course, it should be controlled to equal the sum with the thickness.

한편, 도 6은 도 5의 칩 사이즈가 다이패드 보다 작은 경우에 본 발명의 리드 프레임을 이용하여 제조한 반도체 패키지의 일실시예를 나타낸 종단면도로서, 아웃터리드(7)와 상기 아웃터리드(7)에 비해 다운셋된 인너리드(6)로 이루어진 복수개의 리드들과; 상기 인너리드(6)들 내측에 위치하는 다이패드(4)와; 상기 다이패드(4) 상면에 위치함과 더불어 가장자리가 인너리드(6)에까지 걸쳐지는 복수개의 본딩패드(5)를 갖는 칩(3)과; 상기 다이패드(4)에 칩(3)이 부착되도록 하는 접합제(12)와, 상기 칩(3)의 본딩패드(5)들과 인너리드(6)들을 전기적으로 각각 연결하는 복수개의 연결부재(10)와; 상기 아웃터리드(7)를 제외한 나머지 전체 구조를 실링한 몰드바디(13)가 구비된다.6 is a longitudinal sectional view showing an embodiment of a semiconductor package manufactured by using the lead frame of the present invention when the chip size of FIG. 5 is smaller than the die pad. A plurality of leads composed of the inner lead 6 which is downset compared to the upper and lower leads; A die pad 4 located inside the inner leads 6; A chip (3) positioned on an upper surface of the die pad (4) and having a plurality of bonding pads (5) whose edges extend over the inner lead (6); A plurality of connecting members electrically connecting the bonding agent 12 to attach the chip 3 to the die pad 4, and the bonding pads 5 and the inner lead 6 of the chip 3, respectively. 10; A mold body 13 is provided that seals the entire structure except for the outliers 7.

이 때, 상기 인너리드(6)들 선단에는 코이닝을 실시하여, 인너리드(6) 상면을 평평하게 하므로써 상기 칩(3)의 본딩패드(5)들과 인너리드(6)들을 각각 전기적으로 연결하는 와이어 본딩시, 와이어들의 일단과 이에 각각 대응하는 인너리드(6)들의 접합면과의 접합력이 강화되도록 한다.At this time, the leading edges of the inner leads 6 are coined to flatten the upper surface of the inner lead 6 so that the bonding pads 5 and the inner leads 6 of the chip 3 are electrically connected to each other. When bonding the wires, the bonding force between the one end of the wires and the joining surface of the inner leads 6 corresponding thereto, respectively, is strengthened.

또한, 상기 다운셋된 인너리드(6)들의 상면에, 전기전도성이 우수한 금속박막을 입히게 된다.In addition, a metal thin film having excellent electrical conductivity is coated on the top surfaces of the downset inner leads 6.

이 때, 상기 금속박막으로서는 은을 도금하는 것이 바람직하다.At this time, it is preferable to plate silver as said metal thin film.

그리고, 상기 인너리드(6)들의 코이닝된 면 상에는, 상기 칩(3)과 인너리드(6)들과의 전기적 연결을 방지하는 절연부재(11)가 개재(介在)된다.On the coined surfaces of the inner leads 6, an insulating member 11 is provided to prevent electrical connection between the chip 3 and the inner leads 6.

이 때, 상기 절연부재(11)는 상기 인너리드(6) 상면에 부착되는 접착제층(11a)과, 상기 접착제층(11a) 상면에 부착되는 절연필름층(11b)으로 이루어지게 된다.At this time, the insulating member 11 is composed of an adhesive layer 11a attached to the upper surface of the inner lead 6 and an insulating film layer 11b attached to the upper surface of the adhesive layer 11a.

한편, 상기 접합제(12)로서는 에폭시가 사용되고, 상기 연결부재(10)로서는 와이어가 사용되는 것이 바람직하다.On the other hand, epoxy is used as the bonding agent 12 and wire is preferably used as the connecting member 10.

이 때, 상기 인너리드(6)에 부착된 절연부재(11)의 상단면과 상기 다이패드(4)에 도포된 접합제(12)의 상단면은 동일 평면상에 위치하게 된다.At this time, the upper surface of the insulating member 11 attached to the inner lead 6 and the upper surface of the bonding agent 12 applied to the die pad 4 are located on the same plane.

한편, 도 7은 칩 사이즈가 인너리드 내측 영역보다 큰 경우에 본 발명의 리드 프레임을 이용하여 제조된 반도체 패키지의 다른 실시예를 나타낸 종단면도로서, 아웃터리드(7)와 상기 아웃터리드(7)와 동일평면상에 위치하는 인너리드(6)로 이루어진 복수개의 리드들과; 상기 인너리드(6)들 내측에 위치하며 상기 리드들과 동일 평면상에 위치하는 다이패드(4)와; 상기 다이패드(4) 상면 내에 위치하며 상면에 인너리드(6)들에 전기적으로 각각 연결되는 복수개의 본딩패드(5)를 갖는 칩(3)과; 상기 다이패드(4)에 칩(3)이 부착되도록 하는 접합제(12)와, 상기 칩(3)의 본딩패드(5)들과 인너리드(6)들을 전기적으로 각각 연결하는 복수개의 연결부재(10)와; 상기 아웃터리드(7)를 제외한 나머지 전체 구조를 실링한 몰드바디(13)가 구비되어 구성된다.On the other hand, Figure 7 is a longitudinal cross-sectional view showing another embodiment of a semiconductor package manufactured using the lead frame of the present invention when the chip size is larger than the inner lead region, the outward 7 and the outward 7 A plurality of leads consisting of an inner lead 6 positioned on the same plane as the first lead; A die pad (4) located inside the inner leads (6) and coplanar with the leads; A chip (3) located in an upper surface of the die pad (4) and having a plurality of bonding pads (5) electrically connected to inner leads (6) on an upper surface thereof; A plurality of connecting members electrically connecting the bonding agent 12 to attach the chip 3 to the die pad 4, and the bonding pads 5 and the inner lead 6 of the chip 3, respectively. 10; A mold body 13 is formed to seal the entire structure except for the outliers 7.

즉, 본 발명에 따른 반도체 패키지의 제2실시예에서는 다이패드(4)에 부착되는 칩(3)이 다이패드(4)의 면적보다 작은 면적을 가지도록 형성된다.That is, in the second embodiment of the semiconductor package according to the present invention, the chip 3 attached to the die pad 4 is formed to have an area smaller than the area of the die pad 4.

이경우 역시, 전술한 실시예에서와 마찬가지로 상기 인너리드(6)들의 각 선단에는 코이닝을 실시하여, 인너리드(6) 상면을 평평하게 하므로써 상기 칩(3)의 본딩패드(5)들과 인너리드(6)들을 각각 전기적으로 연결하는 와이어 본딩시, 와이어들의 일단과 인너리드(6)들 접합면과의 접합력이 강화되도록 한다.In this case, as in the above-described embodiment, coining is applied to each tip of the inner leads 6 to flatten the upper surface of the inner lead 6 so that the inner pads 6 and the bonding pads 5 of the chip 3 are inner. During wire bonding, which electrically connects the leads 6 to each other, the bonding force between one end of the wires and the joining surface of the inner leads 6 is enhanced.

또한, 상기 인너리드(6)들의 상면에, 전기전도성이 우수한 금속박막을 입히게 되며, 상기 금속박막으로서는 은을 도금하는 것이 바람직하다.In addition, a metal thin film having excellent electrical conductivity is coated on the upper surfaces of the inner leads 6, and the metal thin film is preferably plated with silver.

그리고, 상기 인너리드(6) 선단의 코이닝된 면(9)에는, 상기 칩(3)과 인너리드(6)들과의 전기적 연결을 방지하는 절연부재(11)가 구비된다.In addition, an insulating member 11 is provided on the coined surface 9 at the tip of the inner lead 6 to prevent electrical connection between the chip 3 and the inner leads 6.

이 때, 상기 절연부재(11)는 인너리드(6) 상면에 부착되는 접착제층(11a)과, 상기 접착제층(11a) 상면에 부착되는 절연필름층(11b)으로 이루어지게 된다.At this time, the insulating member 11 is composed of an adhesive layer 11a attached to the upper surface of the inner lead 6 and an insulating film layer 11b attached to the upper surface of the adhesive layer 11a.

한편, 상기 접합제(12)로서는 에폭시가 사용되고, 상기 연결부재(10)로서는 와이어가 사용되는 것이 바람직하다.On the other hand, epoxy is used as the bonding agent 12 and wire is preferably used as the connecting member 10.

이 때, 상기 인너리드(6)에 부착된 절연부재(11)의 상단면과 상기 다이패드(4)에 도포된 접합제(12)의 상단면이 동일 평면상에 위치하도록 함은 전술한 실시예에서 설명한 바와 같다.In this case, the upper surface of the insulating member 11 attached to the inner lead 6 and the upper surface of the bonding agent 12 applied to the die pad 4 are located on the same plane. As described in the example.

한편, 도 9는 본 발명의 리드 프레임의 다른 실시예를 나타낸 평면도이고, 도 10은 도 9의 Ⅰ-Ⅰ선 단면도로서, 칩 본딩시 다이패드(4)와 이에 접합되는 칩(3) 사이에 발생하는 응력을 고르게 분산시킬 수 있도록 다이패드(4)를 원형으로 설계한 것이다.FIG. 9 is a plan view illustrating another embodiment of the lead frame of the present invention, and FIG. 10 is a cross-sectional view taken along the line I-I of FIG. 9, between the die pad 4 and the chip 3 bonded thereto during chip bonding. The die pad 4 is designed in a circular shape so as to evenly distribute the generated stress.

이 때, 원형의 다이패드(4)는 칩 면적의 15∼40% 크기를 갖도록 설계하며, 상기 원형의 다이패드(4) 뒷면에는 딤플(dimple)형의 복수개의 요홈(4a)(groove)을 형성하여 EMC와 패드와의 접촉면적을 증가시킬 수 있게 된다.At this time, the circular die pad 4 is designed to have a size of 15 to 40% of the chip area, and a plurality of dimple-shaped grooves 4a (grooves) are formed on the rear surface of the circular die pad 4. This can increase the contact area between the EMC and the pad.

그리고, 상기 요홈(4a)은 전술한 실시예의 다이패드(4) 뒷면에 적용할 수도 있음은 물론이다.In addition, the groove 4a may be applied to the back of the die pad 4 of the above-described embodiment.

도 9 및 도 10에 나타낸 리드 프레임을 이용한 반도체 패키지를 제조 과정은 전술한 실시예에서와 동일한 절차로 진행되므로 설명을 생략한다.Since the manufacturing process of the semiconductor package using the lead frame shown in FIGS. 9 and 10 proceeds in the same procedure as in the above-described embodiment, description thereof is omitted.

한편, 본 발명의 리드 프레임(1)은 다이패드(4)가 다운셋되어 있지 않은 관계로 EMC 몰딩 후 같은 높이의 몰드바디(13)를 가지는 패키지의 경우, 다이패드가 다운셋된 종래의 리드 프레임(1)을 이용하여 몰딩한 패키지에 비해 하부 몰드바디(13)의 두께가 상대적으로 두꺼워지게 된다.On the other hand, the lead frame 1 of the present invention is a conventional lead with a die pad downset in the case of a package having a mold body 13 of the same height after EMC molding since the die pad 4 is not downset. Compared to the package molded using the frame 1, the thickness of the lower mold body 13 becomes relatively thick.

그 결과, 본 발명의 리드 프레임(1)을 이용하여 만든 반도체 패키지는 그만큼 외부에서 가해지는 스트레스에 대해 견디는 힘이 커지게 되므로, 종래의 다운셋된 리드 프레임(1)을 사용하여 만든 패키지에 비해 신뢰성이 향상된다.As a result, the semiconductor package made by using the lead frame 1 of the present invention has a greater strength to withstand the stress applied from the outside, so that compared with the package made by using the conventional downset lead frame 1. Reliability is improved.

이는, 반도체 패키지가 받는 스트레스를 구하는 식에 의해 뒷받침된다.This is supported by the equation for obtaining the stress the semiconductor package receives.

즉, 반도체 패키지는 MRT(Moisture Resistance Test)시 에폭시가 머금었던 수분이 실장온도 또는 적외선 리플로우 온도에 의해 팽창하여 내압(內壓)을 발생시킬 경우, 스트레스를 받게 되는데, 이를 구하는 수학식 1과 같다.That is, the semiconductor package is stressed when the moisture contained in the epoxy during MRT (Moisture Resistance Test) expands due to the mounting temperature or the infrared reflow temperature to generate the internal pressure (內 壓). same.

반도체 패키지가 받는 스트레스 = K(a/t)2PStress on semiconductor package = K (a / t) 2 P

여기서, K=b/a로서, a는 다이패드의 긴변 길이이고, b는 다이패드의 짧은변 길이이다.Here, as K = b / a, a is the long side length of the die pad and b is the short side length of the die pad.

또한, t는 하부 몰드바디의 두께로서, 다이패드(4) 저면에서 몰드바디(13) 저면까지의 두께를 말한다.In addition, t is the thickness of the lower mold body, and means the thickness from the bottom of the die pad 4 to the bottom of the mold body 13.

그리고, p는 MRT시 에폭시가 머금은 수분이 솔더링시 팽창할 때 발생하는 압력이다.)And p is the pressure generated when the moisture contained in epoxy in MRT expands during soldering.)

상기한 식을 통해서 패키지가 받는 스트레스는 하부 몰드 바디의 두께(t)의 제곱에 반비례함을 알 수 있다.It can be seen from the above equation that the stress the package receives is inversely proportional to the square of the thickness t of the lower mold body.

즉, 하부 몰드 바디의 두께(t)가 두꺼워질수록 패키지는 스트레스를 작게 받게 되므로, 균열이 발생할 우려가 줄어들게 된다.That is, as the thickness t of the lower mold body becomes thicker, the package is less stressed, thereby reducing the risk of cracking.

요컨데, 상기한 각 실시예에서 설명한 바와 같이, 본 발명은 동일 핀수를 가지는 범위 내에서 하나의 리드 프레임을 이용하여 다양한 사이즈를 가진 칩(3)을 패키지할 수 있으므로 인해 리드 프레임의 범용화가 가능하게 되며, 이로써 리드 프레임을 사이즈 별로 제작 및 설계하는데 따른 인적, 물적낭비 요인을 제거할 수 있게 된다.In other words, as described in each of the above embodiments, the present invention can package chips 3 having various sizes using one lead frame within a range having the same number of pins, thereby enabling generalization of the lead frame. As a result, it is possible to eliminate human and material waste factors caused by manufacturing and designing lead frames by size.

그리고, 본 발명의 반도체 패키지는 하부 몰드바디(13)의 두께 증가로 곡률 스트레스를 줄일 수 있으므로 인해, 패키지의 스트레스에 대한 저항성이 강해지게 된다.In addition, the semiconductor package of the present invention can reduce the curvature stress by increasing the thickness of the lower mold body 13, thereby increasing the resistance to the stress of the package.

또한, 본 발명의 리드 프레임을 이용한 반도체 패키지는 사이즈가 큰 칩(3)의 경우, 칩(3) 가장자리가 인너리드(6)에도 결합되어 다이패드(4)와 칩(3)의 열팽창 계수 차이로 인한 접합불량을 방지할 수 있으며, 나아가 접합불량시 발생하는 칩(3)과 다이패드(4)간의 경계층 분리(delamination)현상을 방지하여 반도체 패키지의 신뢰성을 향상시킬 수 있게 된다.In the semiconductor package using the lead frame of the present invention, in the case of the chip 3 having a large size, the edge of the chip 3 is also coupled to the inner lead 6 so that the thermal expansion coefficient difference between the die pad 4 and the chip 3 is different. Due to this, it is possible to prevent a bonding failure due to this, and furthermore, it is possible to prevent a delamination between the chip 3 and the die pad 4 generated during the bonding failure, thereby improving reliability of the semiconductor package.

이상에서와 같이, 본 발명은 패키징시 동일 핀수 범위내에서 다양한 사이즈의 칩(3)을 적용 가능한 범용 리드 프레임(1)이다.As described above, the present invention is a general-purpose lead frame 1 to which chips 3 of various sizes can be applied within the same pin number range during packaging.

따라서, 스탬핑 툴(stamping tool)만 확보하면 되므로 리드 프레임(1)의 제조비 절감이라는 측면에서 상당한 효과를 거둘 수 있게 된다.Therefore, since only a stamping tool needs to be secured, a significant effect can be obtained in terms of reducing manufacturing cost of the lead frame 1.

또한, 일반적으로 새로운 칩(3) 사이즈에 맞는 리드 프레임(1)의 설계 및 제작에 약 5개월이 소요되는데, 이러한 긴 개발 기간이 소요되지 않게 된다.In addition, it generally takes about five months to design and manufacture the lead frame 1 for a new chip 3 size, which does not require such a long development period.

그리고, 다이패드(4)를 원형으로 한 경우에는 칩본딩시 발생하는 응력을 고르게 분산시킬 수 있게 된다.In the case where the die pad 4 is circular, the stress generated during chip bonding can be evenly distributed.

한편, 칩(3) 사이즈가 다이패드(4) 사이즈보다 클 경우도 탑재 가능하므로, 신뢰성 측면에서 다이패드와 실리콘 칩의 열팽창 계수 차이로 인한 접합불량 및 이로 인해 발생하는 칩과 다이패드간의 경계층 분리(delamination)를 방지할 수 있게 된다.On the other hand, since the size of the chip 3 is larger than the size of the die pad 4, it is possible to mount it. Therefore, in terms of reliability, poor bonding due to the difference in thermal expansion coefficient between the die pad and the silicon chip and separation of the boundary layer between the chip and the die pad are caused It is possible to prevent delamination.

Claims (7)

리드 프레임 몸체의 가장자리로부터 중심쪽으로 연장 형성된 타이바와, 상기 타이바에 연결되어 지지되며 상면에 칩이 부착되는 다이패드와, 상기 다이패드 주위에 위치하며 와이어 본딩시 상기 다이패드에 안착된 칩의 본딩패드와 전기적으로 연결되는 복수개의 인너리드와, 상기 인너리드에 각각 연결되며 몰딩시 외부로 노출되는 아웃터리드와, 상기 인너리드와 아웃터리드들 사이에 형성되는 댐바를 구비한 리드 프레임에 있어서;A tie bar extending from the edge of the lead frame body toward the center, a die pad connected to the tie bar and supported by a chip, and a bonding pad of a chip positioned around the die pad and seated on the die pad when wire bonding. A lead frame having a plurality of inner leads electrically connected to the inner lead, an outer lead connected to the inner lead and exposed to the outside during molding, and a dam bar formed between the inner lead and the outer leads; 상기 인너리드의 내측단 일부를 소정의 높이 만큼 다운셋 형성하고,A portion of the inner end of the inner lead is formed downset by a predetermined height, 이 다운셋 형성된 인너리드와 타이바 및 다이패드는 상호 동일 평면상에 위치하도록 하며,The downset formed inner lead, tie bar and die pad should be coplanar with each other. 상기 인너리드의 다운셋된 부분을 코이닝하거나 은 등의 전기전도성이 우수한 금속박막을 입히고,Coining the downset portion of the inner lead or coating a metal thin film having excellent electrical conductivity such as silver, 이 인너리드의 다운센된 부분의 면상에는 절연필름층이 부착된 절연부재를 부착하고,On the face of the down-sensed part of the inner lead, an insulating member with an insulating film layer is attached, 다이패드의 저면에는 EMC와 다이패드와의 접촉면적이 증대되도록 복수개의 요홈을 형성하여서 된 것을 특징으로 하는 리드 프레임.A lead frame, characterized in that a plurality of grooves are formed on the bottom of the die pad such that the contact area between the EMC and the die pad is increased. 복수개의 아웃터리드와,A plurality of outliers, 상기 아웃터리드로부터 각각 연장형성되는 인너리드와;An inner lead each extending from the outer lead; 상기 인너리드 선단을 연결한 선의 내측 영역에 위치하며 상기 인너리드와 동일 평면상에 위치하는 다이패드와;A die pad positioned in an inner region of a line connecting the inner lead end and coplanar with the inner lead; 상기 인너리드들의 선단을 연결한 영역의 면적보다 작은 사이즈로서 상기 다이패드 상면에 접착되며 인너리드들에 전기적으로 각각 연결되는 복수개의 본딩패드를 갖는 칩과;A chip having a plurality of bonding pads bonded to an upper surface of the die pad and smaller than an area of a region connecting the ends of the inner leads and electrically connected to the inner leads, respectively; 상기 다이패드에 칩이 부착되도록 다이패드 상면에 도포되는 접착제와;An adhesive applied to an upper surface of the die pad to attach the chip to the die pad; 상기 칩의 본딩패드와 인너리드를 전기적으로 각각 연결하는 복수개의 연결부재와;A plurality of connecting members electrically connecting the bonding pads and the inner leads of the chip to each other; 상기 아웃터리드를 제외한 나머지 전체 구조를 실링하는 몰드바디가 구비됨을 특징으로 하는 반도체 패키지.A semiconductor package, characterized in that the mold body for sealing the entire structure except the outer lead. 제 2 항에 있어서,The method of claim 2, 상기 다이패드가 원형임을 특징으로 하는 반도체 패키지.The semiconductor package, characterized in that the die pad is circular. 제 3 항에 있어서,The method of claim 3, wherein 상기 다이패드의 저면에 EMC와 다이패드와의 접촉면적이 증대되도록 복수개의 요홈이 형성됨을 특징으로 하는 반도체 패키지.And a plurality of grooves are formed in the bottom of the die pad such that the contact area between the EMC and the die pad is increased. 복수개의 아웃터리드와,A plurality of outliers, 상기 아웃터리드들에서 각각 연장형성되는 인너리드와;An inner lead extending from each of the outliers; 상기 인너리드들의 선단을 연결한 선의 내측 영역에 위치하며 인너리드와 동일 평면상에 위치하는 다이패드와;A die pad positioned in an inner region of a line connecting the ends of the inner leads and coplanar with the inner lead; 인너리드의 선단을 연결한 영역의 면적 보다 큰 사이즈로서 가장자리가 인너리드에 걸치도록 다이패드 상면에 접착되며 상기 인너리드에 전기적으로 각각 연결되는 복수개의 본딩패드를 갖는 칩과;A chip having a plurality of bonding pads that are larger than the area of the area connecting the inner ends of the inner leads and adhered to the upper surface of the die pad so that the edges of the inner leads are electrically connected to the inner leads; 상기 다이패드에 칩이 결합되도록 하는 접합제와,A bonding agent to bond the chip to the die pad; 상기 인너리드와 칩이 전기적으로 절연되도록 상기 인너리드들의 다운셋된 상면에 각각 부착되는 복수개의 절연부재와,A plurality of insulating members attached to the downset upper surfaces of the inner leads so that the inner lead and the chip are electrically insulated; 상기 칩의 본딩패드와 인너리드를 전기적으로 각각 연결하는 복수개의 연결부재와,A plurality of connecting members electrically connecting the bonding pads and the inner leads of the chip to each other; 상기 아웃터리드를 제외한 나머지 전체 구조를 실링하는 몰드바디가 구비됨을 특징으로 하는 반도체 패키지.A semiconductor package, characterized in that the mold body for sealing the entire structure except the outer lead. 제 5 항에 있어서,The method of claim 5, 상기 다이패드가 원형으로 형성됨을 특징으로 하는 반도체 패키지.And the die pad is formed in a circular shape. 제 6 항에 있어서,The method of claim 6, 상기 다이패드의 저면에 EMC와 다이패드와의 접촉면적이 증대되도록 복수개의 요홈이 형성됨을 특징으로 하는 반도체 패키지.And a plurality of grooves are formed in the bottom of the die pad such that the contact area between the EMC and the die pad is increased.
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JPH06163780A (en) * 1992-11-19 1994-06-10 Mitsui High Tec Inc Manufacture of lead frame

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