KR100266884B1 - 트렌치커패시터를갖는투과형액정셀 - Google Patents

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러셀 알란 버드
죠지 리앙-타이 치우
데일 조나단 피어슨
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포만 제프리 엘
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Abstract

투과형 액정 기술에 기초하여 셀 사이즈가 20 마이크론 이하로 줄어들 때에도 유용한 개구비를 갖는 디스플레이 셀 구조를 제공하기 위한 장치 및 방법. 본 발명은 개구를 감소시키는 차광 저장 커패시터로 인하여 종래 설계의 광투과 면적비가 허용할 수 없을 정도로 작아지는 종래 기술의 문제점을 해결한다. 이러한 개구비의 감소는 본 발명에서 트렌치 커패시터를 로우 및 칼럼 x,y 라인 아래에 감춤으로써 제거된다. 셀 저장 커패시터는 SOI 내에서 수직 트렌치 커패시터를 이용하여 형성된다. 비록 표준 디스플레이 사이즈와 구성에서도 유용하지만, 본 발명은 특히 단색 및 컬러 디스플레이를 위한 UXGA 형식 인자에서의 헤드-장착형 디스플레이 및/또는 광투사형 디스플레이에 대해서도 유용하다. 선택적인 커패시터 구성이 기술된다.

Description

트렌치 커패시터를 갖는 투과형 액정 셀{A TRANSMISSIVE LIQUID CRYSTAL CELL WITH TRENCH CAPACITOR}
본 발명은 액정 디스플레이(liquid crystal display)에 관한 것으로, 특히 LCD 셀의 광투과(LCD cell light transmission)에 관한 것이다.
액정 디스플레이의 셀 사이즈(cell size)를 감소시키려는 노력이 계속되어 왔다. 이 때 고려하여야할 중요한 점은 셀 사이즈가 감소할 때 디스플레이의 광투과 면적비(fractional area)를 유지함으로써 광투과 효율을 유지하는 것이다. 투과형 액정 기술(transmissive liquid crystal technologies)에 기초한 디스플레이 셀 구조가 잘 밝혀져 있다. 이러한 구조는 간단하고 비용이 저렴한 광학 기술을 이용하고 있다. 그러나, 종래의 설계에 있어서는, 디스플레이 셀 사이즈가 20 마이크론 또는 그 이하로 줄어들 때, 개구비(aperture ratio)라고 불리우는 광투과 면적비는 허용할 수 없을 정도로 작아진다. 이는 주로 각 픽셀 내에서 로우 라인과 칼럼 라인(row and column lines), 박막 트랜지스터 (TFT), 및 저장 커패시터(storage capacitor)가 차지하는 불투명 영역(opaque areas)의 차광 특성(obscuring properties)에 기인한다. 이는, 예를 들어, UXGA 형식 인자(UXGA form factor)에 요구되는 단색 헤드-장착형 또는 광투사형 디스플레이(monochromatic head-mounted or optical projection displays)의 필요성을 고려할 때 임계 성능 문제(critical performance problem)가 된다. 이들은 각각 18x18 μm2의 셀 사이즈를 갖는 1600x1280개의 픽셀의 제공을 요구한다. 이와 필적할만한 컬러 디스플레이는 6x18 μm2의 셀 사이즈를 요구한다. 유용한 디스플레이는 30%이상의 개구비를 제공하여야 한다.
도 1에 박막 트랜지스터 액정 디스플레이에 대한 종래 기술의 픽셀 레이아웃(pixel layout)이 도시되어 있다. 도 1은 한 개의 픽셀과 광투과 경로에 있는 그의 연관 구성 요소(associated components)를 도시하고 있다. 데이터 라인(data line: 102)는 픽셀의 수직 경계를 정의한다. 게이트 라인(gate line: 106)은 픽셀의 수평 경계를 정의한다. TFT(104)는 게이트 라인과 데이터 라인의 접합부(junction)에 형성되어 있다. 셀 커패시터(cell capacitor: 112)는 개구(aperture: 110)의 하부를 따라 수평으로 가로지르고 있다. 도시된 개구(110)의 사이즈는 커패시터(112)의 존재로 인하여 10-20% 만큼 감소한다. 셀 사이즈가 더욱 감소할 때, 커패시터는 그렇지 않은 경우에 사용 가능했을 개구 영역의 더 많은 비율을 차지하게 된다.
도 2는 픽셀(200)의 등가 전기 회로를 도시한다. 이는 수직 데이터 라인(202)와 수평 게이트 라인(204)를 도시한다. 박막 트랜지스터(212)의 게이트 단자(gate terminal)는 게이트 라인(204)에 연결되어 있고, 박막 트랜지스터(212)의 소스 단자(source terminal)는 데이터 라인(202)에 연결되어 있다. 고유 액정 공통 전극 커패시터 CLC(inherent liquid crystal common electrode capacitor CLC: 206)이 TFT의 드레인(drain: 214)와 공통 전극(common electrode: 210)의 사이에 발생한다. 이는 보통 1 펨토-패러드(femto-Farad)의 커패시턴스를 갖는다. 저장 커패시터 CS(208)이 TFT 드레인(214)와 공통 전극(210) 사이에 형성되고, 보통 접지 전위로 유지된다. CS(208)은 20-100 펨토-패러드 범위에 있을 필요가 있다. 이 저장 커패시터 CS(208)의 배치 및 구성이 본 발명의 주제이다. 본 발명 이전에 제조된 저장 커패시터는 개구 영역을 현저하게 감소시키므로, 현존하는 폴리-실리콘 또는 C-Si 상의 투과 액정 셀의 어느 것도, 30%의 개구비를 유지하면서 요구되는 아주 작은 셀 사이즈로 축소될 수는 없다. 두가지의 대안이 제안되어져 왔다. 그 하나는 반사형 셀(reflective cells)을 이용하는 것이다. 이 접근법은 더 비싼 광학 부품을 요구한다. 다른 접근법은 LED, 전기 형광(electroluminescence), 또는 유기-LED 셀(organic-LED cells)과 같은 자기-발광 셀(self-luminous cells)을 요구한다. 모든 자기-발광 셀은 차동 노화 문제(differential aging problem)에 직면하고 있다. 이 문제는 현재 재료와 관련해서 해결되고 있지 않다.
종래의 액정 디스플레이에 있어서, 저장 커패시터는 투과형 디스플레이에서 큰 셀의 광투과 영역을 대략 10 내지 20%만큼 차광한다(obscures). 작은 셀 사이즈를 갖는 디스플레이에서는 저장 커패시터에 의해 차광되는 영역의 비율이 거의 허용할 수 없을 정도로 된다. 본 발명은, 수직 트렌치 커패시터(vertical trench capacitor)를 로우 라인과 칼럼 라인의 뒤에 숨기어(hide), 각각의 픽셀에서 빛이 지나는 영역이 단지 한 개의 트랜지스터와 로우 및 칼럼 x 및 y 라인에 의해서만 차광되게 함으로써 이러한 문제점을 해결한다.
본 발명의 목적은 폭이 20 마이크론 이하인 픽셀에서도 사용되는 디스플레이용 구조 및 방법을 제공하는 것이다.
도 1은 종래 기술의 박막 트랜지스터 액정 디스플레이를 위한 픽셀 레이아웃.
도 2는 픽셀의 등가 전기 회로.
도 3a는 본 발명에 따른 트렌치 커패시터를 갖는 액정 셀의 픽셀 어레이에 포함되는 두 개의 완전한 픽셀을 위에서 본 도면.
도 3b는 도 3a의 픽셀 어레이의 측면도.
도 3c는 트렌치 커패시터를 포함하는 컬럼 라인의 측면 확대도.
도 4a는 본 발명에 따른 트렌치 커패시터 프로파일이 SOI 내로 패터닝되고 식각되는 실시예를 도시하는 도면.
도 4b는 도 4a의 식각된 패턴의 측면도.
도 5a는 본 발명에 따른 전형적인 트렌치가 투명 기판 상의 C-Si 층으로 식각되는 트렌치 커패시터를 형성하는 제1 단계를 도시하는 도면.
도 5b는 트렌치 내에 절연체를 성장 및/또는 피착시킴으로써 커패시터를 형성하는 트렌치 커패시터 형성 단계를 도시하는 도면.
도 5c는 트렌치를 폴리-실리콘으로 충전하여 트렌치 전극을 형성하도록 하는 트렌치 커패시터 형성 단계를 도시하는 도면.
도 5d는 제2 커패시터 전극으로 작용하는 트렌치를 둘러싸는 C-Si층의 얇은 부분을 패터닝하고 식각하여 제거함으로써 투명 개구 영역을 형성하는 트렌치 커패시터 형성 단계를 도시하는 도면.
도 5e는 트렌치 커패시터가 절연체로 덮혀지는 트렌치 커패시터 형성 단계를 도시하는 도면.
도 6a는 본 발명에 따른 커패시터의 완성된 'L'자형 트렌치 커패시터 어레이와 그들 사이에 포함된 투명 영역을 도시하는 도면.
도 6b는 도 6a의 측면도.
도 7a는 반전 스태거 TFT 구조의 단면도.
도 7b는 동일 평면 TFT 구조의 단면도.
도 8a는 반전 스태거 TFT 구성을 이용한 본 발명의 실시예를 도시하는 도면.
도 8b는 도 8a의 측면도.
도 9a는 본 발명에 따라 조립된 픽셀 어레이의 일부를 도시하는 도면.
도 9b는 도 9a의 측면도.
도 10은 본 발명에 따른 인접 픽셀을 중첩하고 'T'자형으로 형성된 저장 커패시터를 도시하는 도면.
도 11은 본 발명에 따른 픽셀 영역을 에워싸는 트렌치 내에 형성되고 'O'자형으로 형성된 저장 커패시터를 도시하는 도면.
＜도면의 주요 부분에 대한 부호의 설명＞
104 : TFT
106 : 게이트 라인
110 : 개구
112 : 셀 커패시터
102 : 데이터 라인
208 : 저장 커패시터
650 : 내부 전극
652 : 절연체
630 : 외부 전극
615 : 투명 영역
본 발명의 한 특징에 따르면, 픽셀 어레이(array of pixels)를 포함하는 디스플레이 구조가 제공된다. 각각의 픽셀은 한쌍의 로우 라인과 한쌍의 칼럼 라인에 의해 외주(perimeter)가 정의된다. 라인들은 개구를 정의하는 광투과 영역을 둘러싼다. 각각의 픽셀은 라인에 연결된 박막 트랜지스터와, 커패시터를 갖는데, 이 커패시터는 커패시터에 의해 차광되는 영역 부분을 제한하기 위해 픽셀을 정의하는 라인의 적어도 하나 뒤에 형성된다. 하나의 구조 실시예에 있어서, 로우 라인은 게이트 전극을 정의하는 게이트 라인이고, 칼럼 라인은 데이터 전극을 정의하는 데이터 라인이며, 커패시터는 저장 커패시터이다. 하나의 구조 실시예에 있어서, 커패시터는 적어도 하나의 라인 내의 식각된 영역(etched out area)에 형성된다. 하나의 실시예에 있어서, 박막 트랜지스터는 반전 스태거 구조 구성(inverted staggered structure configuration)으로 형성된다. 하나의 실시예에 있어서, 커패시터는 'L'자형 형상으로 형성된다.
본 발명의 한 특징에 있어서, 디스플레이 픽셀 저장 커패시터는 적어도 하나의 로우 및/또는 칼럼 라인의 뒤에 있는 C-실리콘층으로부터 식각된 트렌치 내에 형성되고, 트렌치는 폴리실리콘으로 충전된(filled) 절연층으로 둘러싸여 있다. 본 발명의 하나의 실시예에 있어서, 디스플레이 구조가 제공되는데, 여기서 픽셀 어레이는 헤드-장착형 디스플레이를 위한 UXGA 광투과에 대해 요구되는 해상도까지 확장될 수 있는(extendible) 다수의 액정 셀에 의해 형성된다.
본 발명의 또 다른 하나의 특징은 픽셀 어레이를 갖는 디스플레이 구조를 형성하기 위한 방법을 제공하는 것이다. 각각의 픽셀은 서로 교차하고 실질적으로 수직 및 수평인 라인들에 의해 정의된다. 그 방법은: 절연체상 반도체(semiconductor on insulator)를 제공하는 단계; 적어도 하나의 라인의 일부를 따라 각각의 픽셀을 위한 다수의 트렌치 프로필(trench profiles)을 패터닝하는(patterning) 단계; 다수의 트렌치를 형성하기 위해 프로파일 내의 반도체로부터 재료를 식각하여 제거하는(etching away) 단계; 각각의 트렌치의 내부 표면을 절연하는 단계; 다수의 커패시터를 위한 다수의 제1 커패시터 전극을 형성하기 위하여 각각의 트렌치를 전도성 재료로 충전하는(filling) 단계; 각각의 트렌치를 둘러싸기 위해 다수의 제2 커패시터 전극을 패터닝하는 단계; 각각의 픽셀 내에 투명 영역(clear area)을 형성하기 위하여 패터닝된 제2 전극 영역 외부의 실리콘을 식각하여 제거하는 단계; 수평 라인을 절연하는 단계; 수평 라인을 따라 게이트 라인을 피착하는(depositing) 단계; 다수의 반도체 스택(semiconductor stacks) - 여기서 각각의 스택은 수평 라인 중 하나, 수직 라인 중 하나, 및 커패시터 중 하나에 연결되어 있음- 을 피착하는 단계; 액정을 ON 및 OFF 사이에서 스위칭하는 제3 전극을 형성하기 위해 투명 영역 내에 전도성 재료의 층을 피착하는 단계; 수직 라인을 절연하는 단계; 다수의 트랜지스터의 각각에 대한 소스를 형성하는 부분을 갖는 금속 데이터 라인을 수직 라인을 따라 피착하는 단계; 및 제1 커패시터 전극 및 인디엄 틴 옥사이드(indium tin oxide)의 일부를 중첩하는 각각의 트랜지스터를 위한 드레인 접점(drain contact)을 형성하여 하부 기판을 형성하는 단계를 포함한다.
하나의 실시예에 있어서, 방법은: 하부 기판을 패시베이팅하는(passivating) 단계; 상부 기판과 액정을 제공하는 단계; 및 적어도 액정 디스플레이의 일부를 형성하기 위해 하부 기판과, 액정에 의해 분리되는 상부 기판을 조립하는(assembling) 단계를 더 포함한다. 하나의 방법 실시예에 있어서, 전도성 재료는 폴리실리콘이다. 하나의 방법 실시예에 있어서, 트렌치는 'L'자형으로 형성된다. 하나의 방법 실시예에 있어서, 전도성 재료는 인디엄 틴 옥사이드이다. 하나의 방법 실시예에 있어서, 절연체상 반도체 기판은 절연체상 실리콘 기판이다.
본 발명의 다른 하나의 특징은 수평 라인과 수직 라인에 의해 정의되고 개구비가 확장된 픽셀 어레이를 갖는 디스플레이이 구조를 형성하는 방법을 제공하는 것이다. 그 방법은 각각의 저장 커패시터를 적어도 하나의 라인 뒤에 숨도록 형성하는 단계를 포함한다.
본 발명의 또 다른 하나의 특징은 두 개의 본질적으로 수직인 라인과 두 개의 본질적으로 수평인 라인의 교차(crossing)에 의해 정의되는 다수의 픽셀을 포함하는 디스플레이 구조를 제공하는 것이다. 이 라인들은 절연된 금속 라인에 의해 덮혀 있다(are covered). 각각의 픽셀은: 금속 라인에 연결된 박막 트랜지스터; 적어도 하나의 라인 뒤에 형성되고 트랜지스터와 적어도 하나의 라인의 사이에 결합된 저장 커패시터를 포함한다. 하나의 실시예에 있어서, 저장 커패시터는 적어도 하나의 라인으로부터 식각된 트렌치에 형성된다.
본 발명은 향상된 투과형 액정 기술을 사용하여 매우 작은 사이즈의 셀에 대해 증가된 픽셀 개구비를 제공하는 방법 및 장치에 관한 것이다. 이는 비용이 저렴한 투과형 광학 기술을 사용하여 디스플레이를 구현하는 것을 허용한다. 이는 수직 트렌치 커패시터를 사용하여 셀 저장 커패시터를 형성함으로써 달성된다. 종래 기술의 저장 커패시터 구성은 셀 개구비를 10-20% 만큼 감소시킬 수 있다. 물리적 저장 커패시터에 의한 광차단에 기인한 이와 같은 개구비의 감소는 본 발명에서 트렌치 커패시터를 형성하고 이에 의해 로우 라인 및 칼럼 라인 뒤에 트렌치 커패시터를 숨김으로써 제거된다.
본 발명의 하나의 실시예에서, 공정은 절연체상 실리콘(silicon-on-insulator: SOI) 기판에서 시작하고, 이 기판 내에 다양한 DRAM 공정을 이용하여 수직 트렌치들이 식각된다. 대략 50 암스트롱의 얇은 산화물층이 성장된다. 다른 방법으로는, 산화물/질화물의 층이 사용될 수도 있다. 식각된 트렌치는, 내부 전극(inner electrode)으로 기능하는 폴리실리콘에 의해 충전된다. 비결정질 실리콘(amorphous silicon) 대신 폴리실리콘을 예시한 것은 디스플레이 사이즈가 작을 뿐더러 폴리실리콘이 더 좋은 전도성을 갖기 때문이다. 다음으로, TFT가 형성된다. 셀 TFT의 드레인측은 트렌치 커패시터의 폴리실리콘측에 전기적으로 연결되어 있다. 트렌치 커패시터의 단결정측(single crystal side)은 기판에 연결된 공통 전극(common electrode)이 된다. 트렌치 커패시터는 20 펨토-패러드보다 큰 커패시턴스를 갖도록 설계된다. 액정 셀 구조의 나머지 부분은 일반적으로 통상의 셀에서와 동일하다.
도 3a 및 도 3b는 본 발명에 따른 트렌치 커패시터를 갖는 액정 셀의 실시예를 도시한다. 도 3a는 픽셀 어레이에 포함되는 두 개의 완전한 픽셀(302 및 304)를 위에서 본 도면이다. 픽셀(302)는 칼럼 라인(306)의 일부, 칼럼 라인(308)의 가장자리(307), 및 이러한 칼럼 라인들 사이를 지나가는 한쌍의 로우 라인(318 및 320)의 일부를 포함한다. 픽셀(302)는 칼럼 라인(306)의 뒤에 트렌치 커패시터(312)를 갖고, 이러한 로우 라인과 칼럼 라인으로 둘러싸인 투명 개구 영역(clear aperture area: 322)를 갖는다. 유사하게, 픽셀(304)는 칼럼 라인(308)의 일부, 칼럼 라인(310)의 가장자리(309), 및 이러한 칼럼 라인들 사이를 지나가는 로우 라인(318 및 320)의 일부를 포함한다. 픽셀(304)는 칼럼 라인(308)의 뒤에 연관 트렌치 커패시터(314)를 갖고, 투명 개구 영역(324)를 갖는다. 또한, 트렌치 영역(326)을 갖는 제3 트렌치 커패시터(316)도 도시되어 있다.
도 3b는 픽셀 어레이의 'A-A'선을 절취하여 도시한 측면도이다. 이는 커버 글래스(cover glass: 330)과 투명 기판(transparent substrate: 334)를 포함하는데, 투명 기판(334) 상에 픽셀 어레이가 형성되어 있다. 커버 글래스(330)은 액정(332)에 의해 투명 기판(334)로부터 분리되어 있다.
트렌치 커패시터(316)을 포함하는 칼럼 라인(310)의 측면 확대도가 도 3c에 도시되어 있다. 이는 수직 트렌치(326)을 라이닝하는(lining) 절연 산화물층(324)에 의해 형성되는 커패시터(316)을 도시한다. 기판(334) 상의 C-Si(322)로 트렌치(326)이 식각되고, 이 트렌치(326)는 내부 전극으로 기능하는 전도성 재료로 충전된다. 이 재료는 보통 폴리실리콘이다. 커패시터는 절연체(342)로 덮혀있고, 그 위에는 금속층(344)가 형성된다.
본 발명의 실시예를 구현하는 방법은 액정 셀을 제조하는 단계를 포함한다. 공정은 보통 하나 이상의 디스플레이를 위하여 충분히 큰 절연체상 실리콘 (SOI) 기판에서 시작한다. 절연체는 1/2에서 1 mm 정도의 두께이고 실리콘층은 1 마이크론의 두께를 갖는다. 전형적으로 사용할 수 있는 투명 절연체 재료는 쿼츠상 실리콘(silicon on quarts)과 실리콘 사파이어를 포함한다. 그 후, 도 4a 및 도 4b에 도시된 바와 같이 트렌치 커패시터 프로필이 SOI로 패터닝되고(is patterned) 식각된다.
도 4a는 공백 픽셀 영역 어레이(array of blank pixel area)를 도시한다. 각각의 픽셀은 트렌치 커패시터를 위해 식각된 프로파일(profile: 401-405)의 외곽선(outline)에 의해 정의된다. 도시된 트렌치(401-405)는, 트렌치 커패시터 영역이 'L'자형을 형성하고 또한 로우 라인 아래의 영역도 포함하도록 확장된다는 점에 있어서, 도 3a에 도시된 트렌치 영역보다 향상된 것이다. 따라서, 커패시터 형성 영역은 데이터 라인과 게이트 라인 양자의 아래에 있다. 이러한 고유의 공간 이용으로 인하여, 고정된 사이즈의 픽셀 주위에 더 높은 커패시턴스를 갖는 커패시터를 형성할 수 있고, 더 작은 크기의 픽셀을 갖고 원하는 커패시턴스를 달성할 수 있게 된다. 비록, 확장 커패시터는 'L'자형을 갖는 것으로 도시되었지만, 인접 픽셀의 픽셀 개구를 중첩하는(overlapping) 'T'자형 커패시터 트렌치를 사용함으로써 유사하게 공간을 이용할 수도 있다. 스터드(stud: 410)이 식각된 프로파일에 포함되어 TFT 전극을 위한 접점(contact point)을 제공한다.
도 4b는 도 4a의 패턴을 'B-B'선을 따라 절취하여 도시한 측면도이다. 이는 투명 기판(424)의 상부에 식각된 커패시터 프로필(422)를 포함하는 패터닝된 C-Si층(420)을 도시한다. C-Si층(420)의 폭은 전형적으로 1 마이크론이다.
다음 단계로 도 5a에 도시된 바와 같이 각각의 트렌치 내에 커패시터를 형성한다. 투명 기판(506) 상의 C-Si층(504)으로 식각된 전형적인 트렌치(502)가 도 5a에 도시되어 있다. 커패시터는, 도 5b에 도시된 바와 같이 트렌치 내부에 대략 50 암스트롱의 절연체(508)을 성장 및/또는 피착시켜 형성한다. 절연체로는 얇은 산화물층 또는 산화물/질화물층이 전형적으로 사용된다. 다음으로, 트렌치(502)는 도 5c에 도시된 바와 같이 트렌치 전극을 형성하는 폴리실리콘으로 충전된다. 이러한 전극은 트렌치 커패시터의 내부 전극으로서 기능한다. 투명 개구 영역은, 도 5d에 도시된 바와 같이 제2 커패시터 전극으로서 기능하는 트렌치를 둘러싸는 C-Si층의 얇은 부분(514)을 제외한 모든 부분을 패터닝하고 식각하여 형성된다. 이어서, 트렌치 커패시터는 도 5e에 도시된 바와 같이 절연체(516)으로 덮혀진다.
도 6a는 커패시터(601-605)의 완성된 'L'자형 트렌치 커패시터 어레이와 그들 사이에 포함된 투명 영역(clear areas: 611-615)를 도시한다. 도 6b는 도 6a의 측면도를 도시한다. 따라서, 'L'자형 커패시터(605)가 P-Si 내부 전극(650), 얇은 산화물 절연체(652) 및 C-Si 외부 전극(630)에 의해 형성되어 투명 영역(615)을 둘러싼다. 투명 영역(611)은 커패시터(601)과, 커패시터(602)의 가장자리 일부 등에 의해 둘러싸여 있다. 스터드(621-625)도 또한 도시되어 있다. 각각의 스터드는 각각의 커패시터의 내부 전극에서 돌출되어 있고(protrudes), 각각의 투명 영역(611-615) 내에 톱니 모양으로 노출되어 있다(is exposed by an indentation). C-Si(630)의 식각되지 않고 남아 있는 부분은 도 6b에 도시된 투명 기판(640) 상에서 로우 라인(632-633) 및 칼럼 라인(634-638)을 형성한다. 모든 커패시터의 C-Si 부분은 서로 연결되어 있는 것으로 도시되어 있다. 이는 일반적으로 공통 디스플레이 전극으로서 사용되고, 보통 접지 전위로 유지된다. 박막 트랜지스터 (TFT)를 구성하는 공정이 진행되고, 각각의 투명 영역에서 도 2에 도시된 픽셀 회로 배열이 형성된다. 각각의 픽셀은 보통 실행되는 방법으로 형성된 TFT를 포함하도록 구성된다.
도 7a 및 도 7b는 두 개의 TFT 구성(TFT formations)의 측면도를 도시한다. 도 7a는 하부 게이트 전극(bottom gate electrode)으로 특징지워지고 상부 드레인 및 소스 접점을 갖는 반전 스태거 TFT(inverted staggered TFT: 700)의 단면을 도시한다. 이는 투명 기판(712)와 그 위에 피착된 게이트(710)을 도시한다. 게이트(710)은 게이트 절연체(708)으로 덮혀있고, 그 위에는 반도체(704)가 적층되어 있다. 소스(702) 및 드레인(706)이 반도체(704) 상에 피착되어 있다.
선택적인 TFT 구성(750)이 도 7b에 도시되어 있다. 이 구성은 동일 평면 TFT 구조(coplanar TFT structure)라고 불리우는데, 이는 트랜지스터의 게이트(754), 소스(752), 및 드레인(756) 전극이 반도체(760)의 동일한 측 상에 있기 때문이다. 여기서도 또한 유리와 같은 투명 기판(770) 상에 TFT(750)이 형성된다. TFT 트랜지스터는 다양한 활성 재료(active materials)를 사용하여 만들 수 있다. 이들은 Cds, Cdse, Te, 폴리실리콘, 비결정질 실리콘 및 비결정질 게르마늄을 포함한다. 이들 중의 어떠한 것도 본 발명을 기술하는데 있어서 특정된 재료에 대체되어 사용될 수 있다.
도 8a에는 반전 스태거 TFT를 사용하는 실시예가 도시되어 있다. 회로는 투명 기판(840) 상에 다음과 같이 형성된다. 매립된(buried) 트렌치 커패시터(808)을 포함하는 디스플레이 로우 라인(801)의 게이트 라인 영역은 얇은 산화물 절연체(812)로 덮혀있다. 산화물 절연체(812)의 피착은 게이트 라인(814) 자신의 피착 절차 다음에 행해진다. 반도체 스택(semiconductor stack: 830)이 TFT 영역 위에 피착되어 TFT를 형성한다. 이는 도 7a에 도시된 바와 같이 수행된다. 인디엄 틴 옥사이드 (ITO)의 얇은 층(816)이 투명 영역 내에 피착된다. ITO는 하부 픽셀 전극이 된다. ITO 하부 전극(816)은 액정의 ON과 OFF 상태를 전환하는데 사용된다. 다음으로, 칼럼 영역(826)이 절연층(806)으로 덮혀지고, 그 위에는 금속 데이터 라인(804)가 피착된다. 데이터 라인(804)는 TFT의 게이트 영역 위에 놓여 있는 돌출부(protrusion: 802)를 갖는데, 이 돌출부(802)는 TFT 소스를 형성한다.
데이터 라인(804)의 형성과 동시에 드레인 접점 금속(drain contact metal: 820)이 형성된다. 접점 금속(820)은 TFT(830), ITO(816) 및 P-Si 트렌치 커패시터 내부 전극(810)의 스터드를 중첩하도록(overlap) 만들어진다. 이는 투명 영역(818) 내부 대신 금속 라인의 아래에 저장 커패시터를 형성하는 방법으로 픽셀 회로를 완성한다. 단일 픽셀(800)에 대하여 기술된 방법은 사실상 디스플레이 픽셀 어레이의 여러개의 픽셀들에 대해서도 동시에 수행된다. 도 8b는 C-C'선을 따라서 절취하여 도시한 측면도이다. 이와 같이 형성된 장치는 패시베이션(passivation)과 표준 TFT 픽셀 셀에 일반적인 다른 공정을 행한후 완성되어, 완성된 하부 기판(completed lower substrate: 850)으로 된다. 패시베이션은 금속층을 보호하고, 액정의 정렬(alignment)을 위한 마찰층(rubbing layer)으로 기능한다.
도 9a는 조립된 픽셀 어레이의 일부(900)을 도시한다. 도 9b는 D-D'선을 따라서 절취하여 도시한 측면도이다. 이는 완성된 하부 기판(850)과, 액정(920)에 의해 분리되어 있는 상부 기판(910)을 도시한다. 상부 기판(910)은 투명하고, ITO층(915) 및 커버 글래스(940)과 함께 형성된다. 이 ITO층(915)는 디스플레이의 상부 전극 또는 공통 전극을 형성한다. 로우 라인과 칼럼 라인 사이에 놓여 있는, 하부 기판 상의 ITO층(930)은 디스플레이의 하부 전극을 형성한다. 디스플레이 픽셀의 ON/OFF 전환은 이들 두 개의 전극 사이에 전압을 인가하여 행해질 수 있다.
저장 커패시터 트렌치는 도 3a에서 직선형을 갖는 것으로 도시되어 있고, 도 4a에서 'L'자형을 갖는 것으로 도시되어 있다. 이러한 트렌치 형상은 인접 픽셀의 개구 영역을 중첩하지 않고, 디스플레이의 가장자리 부분에서도 유용하다. 그러나, 특정 응용에 대해서는 다른 형상이 더 좋을 수도 있다. 도 10은 인접 픽셀 영역(1021-1023)을 중첩하는 트렌치 내에 형성된 저장 커패시터(1002-1005)를 도시한다. 이는 'T'자형으로 형성된 저장 커패시터(1002-1005)를 도시한다. 예를 들면, 커패시터 트렌치(1012)는 픽셀(1021 및 1022)를 중첩한다. 각각의 커패시터는 TFT로의 연결을 위해 스터드(1010-1013)을 갖는다.
또 다른 하나의 선택적인 구성은 트랜치가 각각의 픽셀의 주위를 둘러싸도록하는 것이다. 이 구성에 있어서, 각각의 로우 및 칼럼 라인은 도 11에 도시된 바와 같이 한쌍의 트렌치에 의해 공유된다. 도 11은 본 발명에 따라 'O'자형으로 형성되어 픽셀 영역을 둘러싸는 트렌치 내에 형성된 저장 커패시터(1102)를 도시한다. 이는 픽셀 간의 누화(crosstalk)를 감소시키는 결과를 초래할 것으로 기대된다.
모든 이러한 트렌치 구현은, 다른 경우라 하더라도 불투명했을 디스플레이의 부분을 사용하여 저장 커패시터를 숨긴다. 이는 저장 커패시터가 이러한 부분 뒤의 소정의 영역에 형성되어 그들의 윤곽선을 따라 소정의 형상을 취하게 함으로써 원하는 픽셀 회로 커패시턴스를 제공하는 것을 허용한다. 결과 개구비(resulting aperture ratio)는 특히 컬러 디스플레이에서 중요하다. 컬러 디스플레이에서는, 적색, 녹색 및 청색 픽셀 그룹을 제공하기 위하여 세 개의 픽셀 셀들이 함께 사용된다.
본 발명은 여러 가지 응용에 대하여 사용될 수 있다. 본 발명은 또한 고해상도 헤드-장착형 디스플레이와 투사형 디스플레이에서도 사용될 수 있는 공간 광변조기(spatial light modulator)를 제공한다. 비록 상세한 설명은 특정 배열과 응용에 대하여 행하여졌지만, 본 발명의 의도 및 개념은 다른 배열과 응용에도 적합하고 적용할 수 있다. 예를 들면, 저장 커패시터를 불투명 영역 뒤에 배치하는 것은 또한 대형 디스플레이에서의 개구비도 증가시키고 동작 효율을 증가시킨다. 본 기술 분야의 당업자에게는 본 발명의 사상 및 범주를 벗어나지 않고서도 개시된 실시예의 다른 수정이 가능하다는 것이 명백할 것이다.

Claims (17)

  1. 디스플레이 구조에 있어서,
    픽셀 어레이(array of pixels) - 상기 픽셀의 각각은 한쌍의 로우 라인과 한쌍의 칼럼 라인에 의해 정의되는 외주(perimeter)를 갖고, 상기 라인들은 개구를 정의하는 광투과 영역을 둘러쌈 - ,
    상기 라인들에 연결된 박막 트랜지스터(thin film transistor), 및
    상기 픽셀 각각을 위한 커패시터(capacitor) - 상기 커패시터는 상기 커패시터에 의해 차광되는 영역 부분을 제한하기 위해 상기 픽셀 각각을 정의하는 상기 라인들 중 적어도 하나 뒤에 형성됨 -
    를 포함하는 디스플레이 구조.
  2. 제1항에 있어서,
    상기 로우 라인은 게이트 전극을 정의하는 게이트 라인이고,
    상기 칼럼 라인은 데이터 전극을 정의하는 데이터 라인이며,
    상기 커패시터는 저장 커패시터
    인 디스플레이 구조.
  3. 디스플레이 구조에 있어서,
    픽셀 어레이(array of pixels) - 상기 픽셀의 각각은 한쌍의 로우 라인과 한쌍의 칼럼 라인에 의해 정의되는 외주(perimeter)를 갖고, 상기 라인들은 개구를 정의하는 광투과 영역을 둘러쌈 - 와,
    상기 라인들에 연결된 박막 트랜지스터(thin film transistor)와,
    상기 픽셀 각각을 위한 커패시터(capacitor) - 상기 커패시터는 상기 커패시터에 의해 차광되는 영역 부분을 제한하기 위해 상기 픽셀 각각을 정의하는 상기 라인들 중 적어도 하나 뒤에 형성됨 -
    을 포함하되,
    상기 커패시터는 상기 라인들 중 적어도 하나의 라인 내의 식각된 영역(etched out area)에 형성되는 디스플레이 구조.
  4. 제1항에 있어서, 상기 박막 트랜지스터는 반전 스태거 구조 구성(inverted staggered structure configuration)으로 형성되는 디스플레이 구조.
  5. 제1항에 있어서, 상기 커패시터는 'L'자형 형상('L' shaped configuration)으로 형성되는 디스플레이 구조.
  6. 디스플레이 구조에 있어서,
    픽셀 어레이(array of pixels) - 상기 픽셀의 각각은 한쌍의 로우 라인과 한쌍의 칼럼 라인에 의해 정의되는 외주(perimeter)를 갖고, 상기 라인들은 개구를 정의하는 광투과 영역을 둘러쌈 - 와,
    상기 라인들에 연결된 박막 트랜지스터(thin film transistor)와,
    상기 픽셀 각각을 위한 커패시터(capacitor) - 상기 커패시터는 상기 커패시터에 의해 차광되는 영역 부분을 제한하기 위해 상기 픽셀 각각을 정의하는 상기 라인들 중 적어도 하나 뒤에 형성됨 -
    을 포함하되,
    상기 커패시터는 상기 라인들 중 적어도 하나 뒤의 C-실리콘층으로부터 식각된 트렌치(trench) 내에 형성되고, 상기 트렌치는 폴리실리콘으로 충전된(filled with) 절연체층에 의해 둘러싸여 있는 디스플레이 구조.
  7. 제1항에 있어서, 상기 픽셀 어레이는 헤드-장착형 디스플레이를 위한 UXGA 광투과에 대해 요구되는 해상도까지 확장될 수 있는(extendible) 다수의 액정 셀에 의해 형성되는 디스플레이 구조.
  8. 픽셀 어레이를 갖는 디스플레이 구조 - 상기 픽셀의 각각은 서로 교차하는 실질적으로 수직인 라인들과 실질적으로 수평인 라인들에 의해 정의됨 - 를 형성하는 방법에 있어서,
    절연체상 반도체 기판(semiconductor on insulator substrate)를 제공하는 단계,
    상기 라인들 중 적어도 하나의 라인 일부를 따라 상기 픽셀 각각을 위한 다수의 트렌치 프로필(trench profiles)을 패터닝하는(patterning) 단계,
    다수의 트렌치를 형성하기 위해 상기 프로파일 내의 상기 반도체로부터 재료를 식각하여 제거하는(etching away) 단계,
    상기 트렌치 각각의 내부 표면을 절연하는 단계,
    다수의 커패시터를 위한 다수의 제1 커패시터 전극을 형성하기 위하여 상기 트렌치의 각각을 전도성 재료로 충전하는(filling) 단계,
    상기 트렌치의 각각을 둘러싸기 위해 다수의 제2 커패시터 전극을 패터닝하는 단계,
    상기 픽셀의 각각 내에 투명 영역(clear area)을 형성하기 위하여 상기 패터닝된 제2 전극 영역 외부의 상기 실리콘을 식각하여 제거하는 단계,
    상기 수평 라인을 절연하는 단계,
    상기 수평 라인을 따라 게이트 라인을 피착하는(depositing) 단계,
    다수의 반도체 스택(semiconductor stacks) - 상기 반도체 스택의 각각은 상기 수평 라인 중 하나, 상기 수직 라인 중 하나, 및 상기 커패시터 중 하나에 연결되어 있음- 을 피착하는 단계,
    액정을 ON 및 OFF 사이에서 스위칭시키는 제3 전극을 형성하기 위해 상기 투명 영역 내에 전도성 재료의 층을 피착하는 단계,
    상기 수직 라인을 절연하는 단계,
    다수의 트랜지스터 각각에 대한 소스를 형성하는 부분을 갖는 금속 데이터 라인(metal data line)을 상기 수직 라인을 따라 피착하여 상기 트랜지스터 각각을 위한 트랜지스터 게이트의 형성을 완료하는 단계, 및
    상기 제1 커패시터 전극 및 상기 인디엄 틴 옥사이드(indium tin oxide)의 일부를 중첩하는(overlapping), 상기 트랜지스터 각각을 위한 드레인 접점을 형성하여 하부 기판을 형성하는 단계
    를 포함하는 디스플레이 구조 형성 방법.
  9. 제8항에 있어서,
    상기 하부 기판을 패시베이팅하는(passivating) 단계와,
    상부 기판과 액정을 제공하는 단계와,
    적어도 액정 디스플레이의 일부를 형성하기 위해 상기 하부 기판과, 상기 액정에 의해 분리되는 상기 상부 기판을 조립하는(assembling) 단계
    를 더 포함하는 디스플레이 구조 형성 방법.
  10. 제8항에 있어서, 상기 전도성 재료는 폴리실리콘인 디스플레이 구조 형성 방법.
  11. 제8항에 있어서, 상기 트렌치는 'L'자형 형상으로 형성되는 디스플레이 구조 형성 방법.
  12. 제8항에 있어서, 상기 전도성 재료는 인디엄 틴 옥사이드인 디스플레이 구조 형성 방법.
  13. 제8항에 있어서, 상기 절연체상 반도체 기판은 절연체상 실리콘 기판(silicon on insulator substrate)인 디스플레이 구조 형성 방법.
  14. 제13항에 있어서, 상기 절연체상 실리콘은 실리콘 사파이어(silicon sapphire)인 디스플레이 구조 형성 방법.
  15. 실질적으로 수평인 라인들과 실질적으로 수직인 라인들에 의해 정의되는 픽셀을 갖는 디스플레이를 형성하는 방법에 있어서, 상기 픽셀 각각에 대하여 증가된 개구비(increased aperture ratio)를 제공하기 위하여 각각의 저장 커패시터를 상기 라인들 중 적어도 하나의 뒤에 숨겨지도록 형성하는 단계를 포함하는 디스플레이 구조 형성 방법.
  16. 두 개의 실질적으로 수직인 라인들과 두 개의 실실적으로 수평인 라인들의 교차(crossings)에 의해 정의되는 다수의 픽셀을 포함하는 디스플레이 구조에 있어서, 상기 라인들은 절연된 금속 라인(insulated metal lines)에 의해 덮혀지고, 상기 픽셀의 각각은
    상기 금속 라인에 연결된 박막 트랜지스터와,
    상기 라인들 중 적어도 하나의 뒤에 형성되고 상기 트랜지스터와 상기 라인들 중 적어도 하나 사이에 결합된(coupled) 저장 커패시터를 포함하되,
    상기 저장 커패시터는 상기 라인들 중 적어도 하나 뒤의 C-실리콘층으로부터 식각된 트렌치(trench) 내에 형성되고, 상기 트렌치는 폴리실리콘으로 충전된(filled with) 절연체층에 의해 둘러싸여 있는 디스플레이 구조.
  17. 두 개의 실질적으로 수직인 라인들과 두 개의 실실적으로 수평인 라인들의 교차(crossings)에 의해 정의되는 다수의 픽셀을 포함하는 디스플레이 구조에 있어서, 상기 라인들은 절연된 금속 라인(insulated metal lines)에 의해 덮혀지고, 상기 픽셀의 각각은
    상기 금속 라인에 연결된 박막 트랜지스터와,
    상기 라인들 중 적어도 하나의 뒤에 형성되고 상기 트랜지스터와 상기 라인들 중 적어도 하나 사이에 결합된(coupled) 저장 커패시터를 포함하되,
    상기 저장 커패시터는 상기 라인들 중 상기 적어도 하나로부터 식각된 트렌치 내에 형성되는 구조.
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