KR100266381B1 - Semiconductor memory device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 150000002736 metal compounds Chemical class 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052693 Europium Inorganic materials 0.000 claims 1
- OGPBJKLSAFTDLK-UHFFFAOYSA-N europium atom Chemical compound [Eu] OGPBJKLSAFTDLK-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 18
- 238000000034 method Methods 0.000 description 15
- 230000003068 static effect Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 206010034878 phimosis Diseases 0.000 description 3
- 239000010408 film Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- General Physics & Mathematics (AREA)
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 워드라인 스트랩핑영역에 다이오우드를 형성시켜줌으로써, 후속공정에서 메탈라인 식각시 플라즈마 차아징에 의한 패스 트랜지스터의 특성저하를 막기 위한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device for preventing degradation of a pass transistor due to plasma charging during metal line etching in a subsequent process by forming a diode in a word line strapping region.
일반적으로, 반도체 메모리 장치 예컨데 SRAM(Static Random Access Memory) 셀에 있어서, 점차 저전력, 고속화가 요구되고 있는데 이에 부응하기 위해서는 주변회로뿐만 아니라 스태틱램 셀의 동작 스피드 또한 개선 되어야만 한다. 따라서, 이에 대응하기 위한 한가지 방법으로 워드라인의 면저항(Sheet Resistance)값을 낮추는 것이 요구되고 있다. 워드라인의 저항값을 낮추기 위해서 기존의 텅스텐 폴리실리콘 공정에서 텅스텐 플러그(W-Plug)를 이용한 다마신(Damascene)공정으로의 변환이 이루어지고 있으며, 이에따른 면저항의 현격한 감소가 나타나게 된다. 하지만 이러한 텅스텐 다마신공정에 수반되는 텅스텐 에치백(Etch-back) 및 메탈 1 그리고 비아(Via) 식각 공정시의 플라즈마 차아징(Plasma Charging)으로 말미암아 패스 트랜지스터의 특성저하 및 변화가 야기되게 된다.2. Description of the Related Art Generally, in a semiconductor memory device, for example, a static random access memory (SRAM) cell, a lower power and a higher speed are required. In order to meet this demand, the operation speed of a static RAM cell as well as peripheral circuits must be improved. Therefore, it is required to reduce the sheet resistance value of the word line in order to cope with this. In order to lower the word line resistance, conversion from a conventional tungsten polysilicon process to a damascene process using a tungsten plug (W-plug) is performed, resulting in a significant reduction in the sheet resistance. However, due to the tungsten etch-back and the metal 1 and the plasma charge during the etching process of the via, which accompany the tungsten damascene process, the characteristics of the pass transistor are deteriorated and changed.
한편, 스태틱램(Static RAM, SRAM)의 메모리 셀을 구성함에 있어서, 제1도에 도시된 바와 같이, 하나의 셀에는 4개의 엔모오스 트랜지스터들 Q1??Q4과 두개의 피모오스 트랜지스터들 Q5, Q6이 요구된다. 여기서 상기 피모오스 트랜지스터 Q5,Q6는 실리콘 웨이퍼표면에 형성하는 즉 웨이퍼 표면에 엔형 불순물을 도핑 (Doping)하여 엔형 웰(Well)을 형성하고 그 웰안에 피형 불순물로 소오스와 드레인을 형성하여 피모오스 트랜지스터를 제작하는 방법이 있다. 이러한 방법은 피모오스 트랜지스터 Q5가 웨이퍼 표면에 형성되고, 피모오스 트랜지스터 Q5와 엔모오스 트랜지스터 Q3의 소자 격리를 위한 별도의 영역이 필요함에 따라 셀 어레이 영역이 커져서 고집적에 취약하다. 따라서, 피모오스 트랜지스터 Q5를 실리콘기판상에 형성하지 않고 엔모오스 트랜지스터 Q1∼Q4상에 박막 폴리층을 적층시켜 형성시키는 방법으로 피모오스 트랜지스터 Q5를 제조한다. 이때의 피모오스 트랜지스터 Q5는 게이트를 채널의 상부에 혹은 하부에 형성시키며, 게이트가 채널의 하부에 위치하면 하단(Bottom) 게이트라 하고, 게이트가 채널의 상부에 위치하면 상단(Top) 게이트라 한다. 즉 게이트 형성부분의 상단 혹은 하단에 게이트 단자의 연결 개구부 (Contact-hole)가 위치하고, 게이트단자 연결 개구부 옆에 피모오스 트랜지스터 Q5의 채널 형성 부분이 위치하여 피모오스 트랜지스터의 게이트부분이 어느정도의 크기를 가져야 하기에 칩상에서 많은 면적을 차지하게 된다.In a memory cell of a static RAM (SRAM), as shown in FIG. 1, one cell is provided with four emmos transistors Q1? Q4 and two phoemasonic transistors Q5, Q6 is required. In this case, the phimosis transistors Q5 and Q6 form a circular well by forming a circular-type well on the surface of the silicon wafer, that is, by dicing the wafer surface with a circular-type impurity, forming a source and a drain with the circular- . This method requires a separate area for isolating elements of the phimosis transistor Q5 and the NMOS transistor Q3, and the cell array region becomes large, which is highly vulnerable to integration. Therefore, the phamic transistor Q5 is manufactured by stacking the thin film poly layers on the emmos transistors Q1 to Q4 without forming the phamorous transistor Q5 on the silicon substrate. At this time, the gate of the pixel transistor Q5 forms a gate at the top or bottom of the channel. If the gate is located at the bottom of the channel, it is called a bottom gate, and if the gate is located at the top of the channel, . That is, a contact-hole of the gate terminal is located at the upper or lower end of the gate forming part, and a channel forming part of the phimosis transistor Q5 is located beside the gate terminal connecting opening, It takes up a lot of area on the chip.
일반적으로, 피모오스 트랜지스터는 실리콘 웨이퍼 표면에 제조할 수 있는데, 고집적을 필요로 할 때는 실리콘 웨이퍼 표면에 피모오스 트랜지스터를 제작하지 않고, 전송 트랜지스터 Q1와 구동 트랜지스터 Q3를 제작한 후 차단막을 형성시키고 그 위에 피모오스 트랜지스터 Q5를 제조하는데, 이때의 피모오스 트랜지스터 Q5를 박막 트랜지스터(Thin Film Transistot, 이하 "TFT"라 칭함)라 한다. 이러한 TFT의 구조를 살펴보면, 별도의 도전형 게이트가 있고, 그 게이트상에 게이트 옥사이드(Oxide)를 침적하고, 채널인 피형 불순물로 도핑된 도전층이 게이트 상부나 하부에 위치하고 그 옆에 게이트 단자 연결 개구부(Contact)가 있다.Generally, when a high integration is required, a phamorous transistor can be manufactured on the surface of a silicon wafer. A film transistor is not formed on the surface of the silicon wafer, a transistor Q1 and a transistor Q3 are fabricated, The transistor Q5 is referred to as a thin film transistor (hereinafter referred to as "TFT "). The structure of such a TFT has a separate conductive gate, in which a gate oxide is deposited on the gate, and a conductive layer doped with a channel-shaped impurity is located at the top or bottom of the gate, There is an opening (Contact).
전술한 메모리 셀의 패스 트랜지스터 Q1, Q2의 게이트는 워드라인과 전기적 접합을 이루고, 이 워드라인은 메탈라인과 전기적 접합을 이루게 되는데, 따라서 메탈라인 및 워드라인으로 사용되는 텅스텐 W의 에치백공정시에 플라즈마 차아징에 의한 패스 트랜지스터의 게이트 옥사이드의 기능저하로 트랜지스터 특성이 저하되게 된다.The gates of the pass transistors Q1 and Q2 of the memory cell are electrically connected to the word line, and the word line is electrically connected to the metal line. Therefore, during the etch back process of the tungsten W used as the metal line and the word line The gate oxide of the pass transistor is degraded due to the plasma charging to degrade the transistor characteristics.
본 발명의 목적은 워드라인으로 사용되는 텅스텐의 에치백시 발생되는 플라즈마 차아징 현상을 억제할 수 있는 반도체 메모리 장치를 제공함에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor memory device capable of suppressing a plasma charging phenomenon occurring in an etch-back of tungsten used as a word line.
본 발명의 다른 목적은 워드라인과 접합을 이루는 메탈라인의 플라즈마 에칭시 발생되는 차아징에 의한 패스 트랜지스터의 게이트의 결함을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.It is another object of the present invention to provide a semiconductor memory device capable of preventing a gate of a pass transistor from being defective due to charging occurring during plasma etching of a metal line which is connected to a word line.
도 1은 일반적인 스태틱램의 단위 메모리 셀을 나타낸 등가회로도.1 is an equivalent circuit diagram showing a unit memory cell of a general static RAM;
도 2 내지 도 8은 본 발명의 일 실시예에 따른 워드라인 스트랩핑영역에서 워드라인과 반도체 기판이 전기적 접촉을 하는 부분의 순차적인 공정단면도들.FIGS. 2-8 are sequential process cross-sectional views of portions of a wordline and a semiconductor substrate in electrical contact with a wordline in a wordline strapping region in accordance with an embodiment of the present invention. FIG.
도 9는 본 발명에 따라 설계된 스태틱램의 메모리 셀을 나타낸 수직단면도.9 is a vertical cross-sectional view of a memory cell of a static RAM designed in accordance with the present invention.
도 10은 본 발명의 다른 실시예에 따른 워드라인 스트랩핑영역에서 워드라인과 반도체 기판이 전기적 접촉을 하는 부분의 공정단면도.10 is a process cross-sectional view of a portion where the word line and the semiconductor substrate make electrical contact in the word line strapping region according to another embodiment of the present invention;
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. It should be noted that the same components and parts of the drawings denote the same reference numerals as far as possible.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 워드라인 스트랩핑영역에서 워드라인과 반도체 기판이 전기적 접촉을 하는 부분의 순차적인 공정단면도들이다.FIGS. 2-8 are sequential process cross-sectional views of portions of the wordline and semiconductor substrate in electrical contact with the wordline in the wordline strapping region according to one embodiment of the present invention. FIG.
도 2를 참조하면, 반도체 기판내에 형성되는 국부영역인 포켓 피형웰(101)상에 국부산화공정에 의해 형성되는 필드옥사이드(102)와, 이 필드옥사이드(102)에 의해 정의되며 고농도의 피형 불순물이 도핑된 피형 활성영역(103)이 도시되어 있다. 이 피형 활성영역(103)은 패스트랜지스터의 드레인 혹은 소오스역할을 수행하는 영역이다.2, a field oxide 102 formed by a local oxidation process on a pocket-shaped well 101, which is a local region formed in a semiconductor substrate, and a high-concentration, This doped-feature active region 103 is shown. This feature active region 103 is a region that serves as a drain or a source of the pass transistor.
도 3을 참조하면, 스태틱램 셀의 층간절연 및 평탄화를 위해 HTO 및 USG층 (104)을 적층시킨후 상기 웰(101)의 표면이 드러날때까지 식각하여 형성된 개구부가 도시되어 있다.Referring to FIG. 3, an opening formed by stacking HTO and USG layers 104 for interlayer insulation and planarization of a static RAM cell and then etching until the surface of the well 101 is exposed is shown.
도 4를 참조하면, 엔형불순물이 함유된 폴리층인 플러그 폴리층(105)을 침적(Deposition)한후 에치백(Etch-Back)공정을 거친후의 상태를 나타낸 도면이다.Referring to FIG. 4, the plug poly layer 105, which is a poly layer containing a circular-shaped impurity, is deposited and etched back.
도 5를 참조하면, 스태틱램 셀의 박막 트랜지스터(Thin Film Transistor)의 게이트 도전층으로 사용되는 폴리 도전층인 패드 폴리층(106)을 패터닝한 후의 상태를 나타낸 도면이다.Referring to FIG. 5, a pad poly layer 106, which is a poly conductive layer used as a gate conductive layer of a thin film transistor of a static RAM cell, is patterned.
도 6을 참조하면, 스태틱램 셀의 박막 트랜지스터를 형성시킨후 절연물질로 이루어진 절연막(107)의 평탄화공정을 거쳐 다마신 식각공정을 마친후의 상태를 나타낸 도면이다.Referring to FIG. 6, after the thin film transistor of the static RAM cell is formed, the insulating film 107 made of an insulating material is planarized and the damascene etching process is completed.
도 7을 참조하면, 도 6에 도시된 공정의 결과물의 전면에 순차적으로 베리어 메탈층(108) 및 플러그 메탈층(109)을 증착하는 텅스텐 플러그공정을 거쳐 텅스텐 에치백을 마친후의 상태를 도시한 도면이다. 여기서, 상기 베리어 메탈층(108)은 티타늄계 금속화합물로 이루어진 층이다.Referring to FIG. 7, a tungsten plug is sequentially deposited on the entire surface of the resultant of the process shown in FIG. 6 through a tungsten plug process for depositing a barrier metal layer 108 and a plug metal layer 109, FIG. Here, the barrier metal layer 108 is a layer made of a titanium-based metal compound.
도 8을 참조하면, 스태틱램 셀과 주변회로의 경계 부분에서 메탈 콘택을 통하여 메탈 1(112)과 워드라인이 전기적으로 연결된 상태를 도시하고 있다. 여기서, 참조부호 (111)는 베리어 메탈층을 나타낸다.Referring to FIG. 8, a metal line 112 and a word line are electrically connected through a metal contact at a boundary between a static RAM cell and a peripheral circuit. Here, reference numeral 111 denotes a barrier metal layer.
도 9는 본 발명에 따라 메모리 셀 어레이 영역에서 워드라인인 플러그 메탈층(109)과 스태틱램 셀의 패스 트랜지스터 Q1,Q2간의 콘택을 통한 전기적 접합이 이루어진 후의 상태를 도시한다. 여기서, 참조부호 901은 게이트(902)의 측벽에 형성되는 스페이서를 나타낸다.9 shows a state after the electrical connection is made through the contact between the plug metal layer 109 which is the word line in the memory cell array region and the pass transistors Q1 and Q2 of the static RAM cell according to the present invention. Here, reference numeral 901 denotes a spacer formed on the sidewall of the gate 902.
도 10은 본 발명의 다른 실시예에 따른 워드라인 스트랩핑영역에서 워드라인과 반도체 기판이 전기적 접촉을 하는 부분의 공정단면도이다.10 is a process cross-sectional view of a portion where the word line and the semiconductor substrate make electrical contact in the word line strapping region according to another embodiment of the present invention.
전술한 플러그 폴리층(105) 및 패드 폴리층(106)을 사용하지 않고 피형 불순물이 도핑된 포켓웰(101A)에 별도의 고농도 엔형 불순물이 도핑된 활성영역(103A)을 형성시킨후 워드라인이 될 플러그 메탈층(109)를 직접 접속시키는 구조로 워드라인 안테나 다이오우드를 형성시키는 구조를 도시하고 있다.After forming the active region 103A doped with the high concentration epitaxial impurity in the pocket well 101A doped with the dopant without using the plug poly layer 105 and the pad poly layer 106 described above, A word line antenna diode is formed in a structure in which a plug metal layer 109 to be directly connected is directly connected.
전술한 바와 같이, 본 발명은 워드라인의 텅스텐 에치백시 발생되는 플라즈마 차아징 현상을 억제할 수 있는 이점을 가진다. 또한, 본 발명은 워드라인 스트랩핑영역에서 형성된 다이오우드에 의해 워드라인과 메탈층을 연결하기 위한 플라즈마 에칭시 발생되는 결함을 방지할 수 있는 이점을 가진다. 또한, 본 발명은 메모리 셀과 연결되는 패스 트랜지스터의 특성저하를 방지할 수 있는 이점을 가진다.As described above, the present invention has an advantage of suppressing the phenomenon of plasma charging occurring in the tungsten etch-back of the word line. In addition, the present invention has an advantage that defects generated during plasma etching for connecting the word line and the metal layer by the diode formed in the word line strapping region can be prevented. In addition, the present invention has an advantage of preventing deterioration of characteristics of a pass transistor connected to a memory cell.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960049242A KR100266381B1 (en) | 1996-10-28 | 1996-10-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960049242A KR100266381B1 (en) | 1996-10-28 | 1996-10-28 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980029911A KR19980029911A (en) | 1998-07-25 |
| KR100266381B1 true KR100266381B1 (en) | 2000-10-02 |
Family
ID=19479307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960049242A KR100266381B1 (en) | 1996-10-28 | 1996-10-28 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100266381B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490648B1 (en) * | 2000-10-04 | 2005-05-24 | 주식회사 하이닉스반도체 | Method of manufacturing sram cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489468A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Semiconductor device |
-
1996
- 1996-10-28 KR KR1019960049242A patent/KR100266381B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489468A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980029911A (en) | 1998-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100528 Year of fee payment: 11 |
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| LAPS | Lapse due to unpaid annual fee |