KR100265293B1 - 데이타 전송, 특히 비디오 전송시 반복된 정보 블록을 수신하기 위한 장치 - Google Patents

Abstract

본 발명은 정보 블록, 특히 비디오 정보를 전송 및 수신하기 위한 장치에 관한 것으로서, 잘못 전달된 정보 블록을 수신하는 동시에, 이것이 나중의 정보 블록내에 연속적으로 반복되는 경우, 데이타 블록이 저장되어야 하는 곳에 첫번째 수신기 버퍼 어드레스를 저장하고, 요구된 반복 정보 블록을 수신하는데 걸리는 시간을 유지하며, 수정시간에서 나중의 정보 블록을 수신하고 이것이 제대로 전달되었는지를 결정하면시 저장된 버퍼 어드레스에서 수신기 버퍼내에 데이타를 저장하며, 수신된 반복 및 비-반복 데이타 블록을 수신기 버퍼내의 정확한 상대적인 위치에 할당하여 전송상의 데이타 블록의 수를 셀 필요 없이 전송되는 정보블록의 크기를 감소시키지 않는 것을 특징으로 한다.

Description

데이타 전송, 특히 비디오 전송시 반복된 정보 블록을 수신하기 위한 장치

제1도는 라디오 링크를 통해 비디오 전송을 제공하기 위한 본 발명에 따른 장치를 사용하는 통신 시스템의 도식적인 도면.

제2도는 제1도 장치 중 하나의 도식적인 도면.

제3도및 제4도는 제1도 및 제2도의 장치를 사용하여, 각각 정보 블록의 구조 및 정보 블록의 프레임을 나타내는 표.

제5도는 제2도에 나타낸 장치의 더욱 상세한 도식적인 다이아그램.

제6도는 제2도 및 제5도의 장치로부터의 전형적인 ACK 비트 출력의 예시적인 시퀀스를 나타내는 표.

제7도는 제5도 장치의 회로 보오드의 도식적인 다이아그램.

제8도는 제7도 장치의 전송기 사이드 조절기의 회로 다이아그램.

제9도는 제7도 장치의 전송기 저장기의 회로 다이아그램.

제10도는 제7도 장치의 메인 조절기의 회로 다이아그램.

제11도는 제7도 장치의 수신기 사이드 조절기의 회로 다이아그램.

제12도는 제7도 장치의 수신기 어드레스 발생기의 회로 다이아그램.

제13도는 제7도 장치의 경로 지연 계산기의 회로 다이아그램.

제14도는 제7도 장치의 FIFO 의 회로 다이아그램.

제15도는 제7도 장치의 수신기 버퍼 계산기의 회로 다이아그램이다.

본 발명은 이중 통신 시스템 내에서 반대편의 대응하는 장치로부터 각각이,데이타 블록을 포함하는 정보 블록을 수신하는 장치, 특히 수신된 정보 블록이 전송에 의하여 잘못 전달되지는 않았는지를 결정하고 잘못 전달되었을 때는 반대편의 대응하는 장치에 상기 정보 블록의 데이타 블록의 전송을 반복하도록 요구하여 상기데이타 블록이 수신기 버퍼에 저장되도록 배열된 장치에 관한 것이다.

소음 채널을 통해 정보를 교환할 때 정보 블록은 잘못 전달될 수 있어서 분실된 데이타 블록이 수득되기 위해서는 자동 반복 요구(Automatic Repeat Request ; ARQ)체계를 구현해야 할 필요성이 있다. 정지-및-대기, Go-Back-N 및 선택 반복(SR) 의 공지된 통상적인 ARQ 체계중에서, 잘못 전달된 정보 블록내 데이타 블록만이 재전송될 때 시스템 효율면에서 SR 이 가장 효율적이다. 가장 시끄러운 채널을 가진 통신 시스템, 예를 들면 많은 반복이 필요할 수 있는 라디오 링크를 사용하는 경우 SR 체계를 사용하는 것이 특히 바람직하다.

나중에 전송된 정보 블록내에 반복된 데이타 블록이 수신될때, 반복된 데이타 블록은 통상 이미 수신된 데이타 블록에 대해서 특정한 위치에 놓여져야 할 필요가 있다. 이러한 점은 종래의 기술 시스템에서는 상기 장치가 데이타 블록을 확인하고 이를 적당하게 위치시키도록 사용될 수 있는 데이타 블록 넘버를 각 데이타 블록의 부분으로 포함시킴으로써 수행된다.

본 발명에 따르면, 특허 청구 범위 제1항의 전문에 따른 장치는 잘못 전달된 정보 블록을 수신하자마자, (a)상기 잘못 전달된 정보 블록의 데이타 블록이 나중에 전송되는 정보 블록내에서 반복될 때에 저장되어야 할 어드레스인 첫 번째 수신기 버퍼 어드레스를 저장하고; (b) 나중에 전송되는 어느 정보 블록내에서 데이타 블록의 반복 전송이 발생할 것으로 기대되는지를 결정하고; 및 (c) 제대로 전달되어 나중에 전송되는 정보 블록을 수신하는 동시에, 수신기 버퍼내의 첫 번째 수신기 버퍼 어드레스에 데이타 블록을 저장하도록 배열된 것을 특징으로 한다.

잘못 전달된 정보 블록을 수신하는 동시에, 상기 장치는 제대로 전달되었다면 데이타 블록이 저장되어야 했을 어드레스를 저장한다. 반복된 데이타 블록을 포함하고 있는 나중에 전송되는 정보 블록이 상기 장치에 의해 수신될 때, 상기 데이타(다시 잘못 전달되지 않는다면)는 버퍼내 올바른 위치에 저장된다. 상기 장치는 요구되는 반복 데이타 블록이 정보 블록에 포함되어있는지를 미리 결정하기 때문에, 정보 블록이 도착하면, 저장된 첫번째 수신기 버퍼 어드레스에 의해 버퍼내의 소망하는 위치에 데이타 블록을 저장할 수 있다. 이러한 동작은 데이터 블록 넘버를 참조하지 않고 수행될 수 있으며, 이제 데이터 블록 넘버는 불필요하므로 생략할 수 있다.

따라서 본 발명은 데이타 블록에 넘버를 붙일 필요가 없고 결과적으로 전송되는 데이타 블록의 크기를 감소시키면서 수신기 버퍼내의 정확히 적절한 위치로 수신, 반복 및 비-반복된 데이타 블록을 할당할 수 있다.

만약 나중에 전송된 정보 블록 그 자체도 잘못 전달되었다면 본래의 첫번째 수신기 버퍼 어드레스가 유지되어, 요구되는 데이타 블록의 다음 반복이 나중에 전송되는 어느 정보 블록에 포함될 것인지를 상기 장치가 다시 결정한다. 만약 나중의 정보 블록이 제대로 전달되었다면 상기 정보 블록은 저장되어있는 첫 번째 수신기 버퍼 어드레스에서 수신기 버퍼내에 저장될 것이다.

이러한 ARQ 체계는 리턴 경로에 에러가 없다면 한 방향의 소음 채널상에서 에러가 없는 전송을 제공할 수 있다. 그러나, 에러가 링크의 양쪽 방향에서 모두 생길때 문제가 발생한다. 만약 수신된 정보 블록에 대한 확인신호가 잘못 전달되어 미확인으로 되면, 요구되거나 기대되지 않았을때 상기 데이타 블록이 나중에 전송되는 정보 프레임내에서 반복되어서 수신기 버퍼내의 잘못된 위치에 다시 한번 저장된다. 한편, 만약 수신된 정보 블록의 미-확인 신호가 잘못 전달되어 확인으로서 수신된다면, 나중의 정보 블록내의 데이타 블록은 기대되는 반복 데이타 블록이 아니라 새로운 데이타 블록의 첫번째 전송이 될 것이다. 이러한 데이타 블록은 첫번째 수신기 버퍼 어드레스가 아니고 다음의 연속되는 버퍼 어드레스에 저장되어야 올바른 것이다. 두 경우 모두 수신 장치내의 부정확한 데이타 블록 요구명령 때문에 에러가 발생할 것이다. 또한, 두 번째 경우에서 전송기는 잘못 전달된 앞선 데이타 블록을 보유하지 않게 되어 다시는 재전송될 수 없다.

이러한 상황에서는 상기 장치가 각 전송된 정보 블록 내에 상기 정보 블록이 반복 데이타 블록을 포함하고 있는지를 알려주는 반복 플랙을 제공하여, 나중의 정보 블록의 반복 플랙이 설정되는 경우에만 첫 번째 수신기 버퍼 어드레스에 나중의 정보 블록의 데이타 블록이 수신기 버퍼 내에 저장되도록 하는 것이 바람직하다. 상기에 의하여 잘못 반복된 블록이 부정확하게 저장되는 것을 방지한다.

만약 정보 블록이 데이타 블록의 반복 전송을 포함하는 것으로 기대되는지 미리 결정되지 않았다면, 잘못 전달된 정보 블록의 데이타 블록이 수신기 버퍼내에 저장될 수 있다. 추가적인 정보의 손상으로 인하여 데이타 블록이 을바르게 반복되지 않아서 버퍼 내의 엔트리에 덮어쓴다면, 이로 인하여 에러가 발생할 수 있으나 만약 이것이 잘못 전달된 데이타 블록이외의 정보 블록의 일부라면 상기 상황에서 에러가 발생하지 않을 수 있다.

본 발명의 바람직한 구체적인 실시예에서 상기 장치는 각 정보 블록과 전송 어드레스를 결합시킬 수 있고 유사한 반대편의 대응하는 장치는 각 정보 블록과 수신기 어드레스를 결합시킬 수 있으며 각 정보 블록내의 수신기 어드레스가 상기 장치에 마지막으로 수신된 정보 블록의 전송 어드레스에 대응하도록 설정되는 표제데이타를 갖는 정보 블록을 전송하도록 배열되어 있다.

이러한 배열로 각 장치는 나중에 전송되는 정보 블록 내에서 데이타 블록의 반복된 전송이 발생되는지를 결정할 수 있다. 이것은 마지막으로 전송된 정보 블록의 전송 어드레스 및 마지막으로 수신된 정보 블록의 수신기 어드레스로부터 계산될 수 있다. 상기 어드레스간의 차이는 정보 블록이 반대편의 대응하는 장치로 통과하고 수신된 어드레스를 포함하는 정보블록이 출발 장치로 되돌아가기 위해 필요한 정보 블록내의 시간이다. 상기 장치는 따라서 반복된 데이타 블록을 포함하는 정보 블록이 [상기 경로 지연] + [전송 장치에서 처리 시간에 기인한 고정된 오버헤드(예를 들어, 이후 논의될 연속적인 소정 수의 확인 비트를 수신하는 것)]를 기초로 하여 언제 도착할 것인지를 결정할 수 있다.

바람직하게는 상기 장치는 n개의 연속적인 정보 블록의 세트가 정보 블록의 프레임, 전송된 동기화 비트(TSB) 및 전송된 프레임 넘버 비트(TFNB), (여기에서 프레임의 n개의 연속적인 정보 블록의 TSB 및 TFNB는 각각 n-비트 동기화 시퀀스 및 n-비트 프레임 넘버를 형성함.) 및 수신된 동기화 비트(RSB) 및 추가로 수신된 프레임 넘버 비트(RFNB)(여기에서 프레임의 n개의 연속적인 정보 블록의 RSB 및 RFNB는 각각 n-비트 동기화 시퀀스 및 n-비트 프레임 넘버를 형성함.)를 포함하는 정보 블록의 표제데이타로서 전송될 수 있도록 배열된다.

수신된 정보 블록의 동기화를 단순화시키기 위해서 각각의 RSB 및 RFNB는 마지막으로 수신된 정보 블록의 TSB 및 TFNB의 컴플리먼트인 것이 바람직하다.

n = 8 일 때 2⁸개의 명료하게 셀 수 있는 프레임과 각 프레임 내에 8 개의 명확히 구별될 수 있는 어드레스가 존재하기 때문에 2,048 개의 다른 어드레스가 존재한다. 일단 장치가 공지된 방식으로 연속 정보 블록내의 TSB 에 의하여 들어오는 정보 블록의 스트림에 동기화되면, 전송된 프레임과 결합된 어드레스가 프레임 넘버 및 프레임 내 정보 블록의 위치로부터 결정될 수 있다. 이와 유사하게 반대편의 대응하는 장치에 의해 수신된 마지막 TSB 및 마지막 TFNB 에 상응하는 RSB 및 RFNB도 수신된 마지막 정보 블록의 수신기 어드레스를 결정하는데 사용될 수 있어서, 두 장치 사이의 정보 블록내의 왕복 운동 시간을 계산할 수 있게 한다.

TSB, TFNB, RSB 및 RFNB는 플라이휠 회로를 사용하여 에러가 없도록 매우 강력하게 보호될 수 있다. 소망하는 데이타 블록을 저장하고 전송시키기 위해 필요한 어드레스를 생성하는 플라이휠을 사용함으로써, 유입되는 정보 블록이 잘못 전달될 때에도 작동이 계속될 수 있다. 정보 블록이 정확한 TSB 및 TFNB를 가지면서 정확하게 수신되자마자 잘못 전달된 블록의 카운트를 0으로 재조정하면서, 연속적으로 손상된 정보 블록이 소정의 수(예를 들면, 16)가 될 때까지 어드레스를 수신 및 전송하도록 플라이휠이 배열될 수 있다.

이러한 ARQ체계로써, 정보 블록 표제중 에러가 가장 심각하게 발생하기 쉬운 부분은 손상된 정보블록의 반복을 일으키지 않을 수도 있는 확인 플랙(ACK)이라는 것이 확인되었다. 이것은 부호화된 비디오 시그날에서 발견되는 것과 같은 고도로 압축된 데이타를 통신시키는 시스템 내에서 특히 심각한 에러를 유발시킬 수 있다. 이러한 시그날은 고도로 압축되어 있으므로, 따라서 에러가 지속되는 동안에(몇 초일 수 있다.) 리프레쉬될 때 까지 매우 잘 보호될 필요가 있다.

ACK 플랙의 잘못 전달됨이 또한 정확하게 전달된 블록이 위조로 반복되게 할 수 있다. 이것은 에러를 유발하지는 않으나, 링크의 효율을 감소시킨다.

상기 ACK 플랙은 정보 블록 내에서 몇 차례 반복될 수 있어서 에러 포용력을 증가시킨다. 그러나, 라디오 링크의 페이드 벡터 특성을 조사함으로써 몇 개의 연속적인 ACK 비트 모두를 거꾸로 할 수 있는 연속적인 에러의 긴 신호가 발생한다는 것을 알 수 있다. 상기가 아주 가끔씩이기는 하지만 다시 에러를 유발한다. 이러한 ACK 체계를 합리적으로 강력하게 만들기 위해서, ACK 비트는 수 차레 반복되어야 하는데 이는 다수의 데이타 비트가 전송되기 때문에 시스템의 효율을 감소시키게 된다.

이러한 상황에서는 마지막 수신된 정보 블록이 잘못 전달되는지를 나타내는 확인 비트, 및 분명히 먼저 수신된 정보 블록이 잘못 전달되는지를 가리키고 있는 m개의 추가 확인 비트를 포함하고 있으며, 상기 확인 비트의 세트가 m+1개의 연속적인 정보 블록과 연결되어 있는 각 정보 블록의 표제를 사용하는 것이 바람직하다는 것이 확인되었다.

상기 체계에 있어서, 상기 수신 장치는 블록이 정확하게 수신되었다는 것을 결정할 수 있기 전에 m+1개의 ACK 플랙이 도달하는 시간을 기다려야한다. 이러한 체계는 현재의 블록, 이전의 블록, 상기 이전 블록의 이전 블록 등을 참고로 각 블록의 표제내에서 m+1개의 ACK 비트를 요구한다. 어떤 특정한 블록에 관계되는 비트가 m-1 개의 정보 블록에 효과적으로 떨어져 있기 때문에, 상기 체계는 동일한 정보 블록 내에 모든 비트를 갖는 것보다 훨씬 더 강력하다. 이러한 체계에 수반되어야 하는 불편은 추가적인 m개의 정보 블록의 경로 지연이 증가하는 것이다. 데이타 블록의 재전송을 요구하는 장치는 마지막 확인 비트가 수신될 때까지 반대편의 대응하는 장치가 데이타 블록을 재전송하지 않을 것이라는 사실을 고려할 필요가 있다. 그러나 주 왕복 ARQ 지연과 비교할 때 이러한 불편은 작은 것이다·현재 바람직한 ACK 비트의 수는 비트 에러 비율(BER)을 1O^-2까지 갖는 DECT 인터페이스를 통해 전송되는 H.261 코드의 비디오 시그날인 경우 적어도 3 이다.

최대 강도인 경우 m+1개의 확인 비트 중 어느 하나의 확인 비트가 정보 블록이 반대편의 대응하는 장치에 의하여 잘못 전달되어서 수신된다는 것을 가리킨다면, 데이타 블록은 재전송되어야 한다. 다른 기타 체계가, 예를 들면 대부분 홀수의 확인 비트가 사용될 수 있다.

수신기에 의하여 생성된 TME 에러 플랙은 또한 ACK 비트와 결합하여 사용되어 정보 블록이 더 강하고 적당하게 인지되는 방법을 결정한다. 에러가 발생해서 함께 결합된 TME신호를 갖지 않는 정보 블록 내의 확인 비트가 올바른 것이라는 절대적으로 틀리지 않는 확신을 할 수 없을지라도 TME 플랙이 노-에러를 나타낼 수 있음을 이해하여야 한다. 인지 비트와 결합하여 TME 에러 신호를 사용하면 더 적은 수의 확인 비트, 즉 예를 들면 3 이라기보다 2를 사용하나, 여전히 강한 또는 더욱 강한 인지 시스템을 달성할 수 있다.

본 발명의 구체적인 실시예 및 그 작동 원리가 도면을 참고로 H.261 비디오 코덱의 출력 비트스트림이 DECT 라디오 링크를 통해 전송되는 라디오 링크를 통해 압축된 비디오 신호의 전송을 위한 통신 시스템에 적용되면서 기술될 것이다.

제1도에 나타낸 시스템은 라디오 링크를 통해 비디오를 전송시키도록 고안되어 있으며 이는 CCITT Recommendation H.261 및 제안된 DECT 표준을 기본으로 하고 있다. 64 kbit/s - 384kbit/s 의 데이타 전송속도(H.261 및 DECT가 오버랩됨.)가 연구되었다.

DECT는 1992년 ETSI에 의한 비준을 예정으로 출현한 Digital European Cordless Telecommunications standard due 이다. 상기는 동일한 진동수상에서 작동하고 1.9 GHz 밴드내에서 작동하는 이중 링크의 양쪽 모두를 사용하는 시분할다중접속(TDMA) 시스템일 것이다. 비트스트림의 데이타부는 24 개의 타임 슬롯으로 구성된 각 DECT 프레임을 갖는 1O ms DECT 프레임으로 나누어진다. 통상 처음 12개의 타임 슬롯이 라디오 고정부(RFP)로부터 코드 없는 이동부(CPP)로의 전송에 사용되고 마지막 12 타임 슬롯은 반대 방향의 전송에 사용된다. 각 타임슬롯은 10 개 진동수 중 하나에 할당될 수 있으며, 상기 현재의 진동수상에서 소음비율 및 비트 에러 비율에 대한 신호가 적당한 송신을 위해서는 너무 불량할 경우 프레임을 기본으로 다른 이용 가능한 진동수로 도약할 수 있다. 각 타임 슬롯은 320 개의 사용자 비트를 운반하여 최대 채널 용량이 384 kbit/s 이다. 라디오 채널과 기타 존재하는 전송 시설 사이의 본질적인 차이는 에러 처리능력이다. 상기 에러 특성은 하기의 3 가지 주요 구성요소를 갖는다:

(i) 낮은 RF 신호 수준의 결과로 발생하는 랜덤 에러;

(ii) 변조 테크닉에 기인하는 단일한 랜덤 에러의 어떤 종류의 간섭이나 확장에 의한 짧은 에러의 발생;

(iii) 강한 페이딩, 차폐 또는 진동수 도약에 의한 긴 에러의 발생.

라디오 링크를 위한 BER 은 통상 1O^-2내지 1O^-5으로서, 고정된 링크의 경우보다 훨씬 불량하다.

페이딩 에러는 BT 연구소의 WideBand Fading Simulator (WFS)를 사용하여 시뮬레이트되었다. WFS 는 Rayleigh fading과 Additive White Gaussian Noise (AWGN)환경 내에서 DECT 의 수행을 위한 비트 에러 벡터를 생성한다. WFS 출력 분석은 페이드가 하기의 두 가지 특성을 갖는다는 것을 보여준다:

1. 페이드 사이에 뚜렷한 주기를 가진 에러가 매우 높은 강도로 발생하였다; 2. 페이드가 일어나는 동안의 에러율이 에러내 비트의 절반 이상으로 매우 높았다.

전체 DECT의 구현에 있어서, 에러가 대략 1O^-3을 초과할 때 완전한 DECT 수행, 핸드오버가 발생하게 될 것이라는 것을 명심해야 한다. 시뮬레이션에서 잘못 전달된 블록의 대략 5 % 만이 강력한 에러 수정기에 의해서만 수정될 수 있는 에러를 발생시킨다.

제1도에 의하면 통신 시스템은 각각 본 발명에 따른 한 쌍의 장치(102,104)를 포함하며, 이는 라디오 안테나(106,108) 사이에 설치된 라디오 링크에 의하여 연결되어 있다. 각 장치(102,104)는 입력으로서의 비디오 시그날을 수용하고 라인(112) 상에서 코드된 비디오 시그날의 비트스트림으로서 이를 부호화하는 H.261 부호기(110)를 갖는다. DECT 인터페이스(114)는 라인(112) 상에서 각 비트스트림을 DECT 표준 전송기(116)에 의한 전송시 적당한 포맷으로 전환한다. 상기 장치(102)는 단일한 부호기(110)와 연결된다. 상기 장치(104)는 DECT 인터페이스(114)를 인터페이스 네트워크(118)를 통해 떨어져 있는 부호기(110)에 연결한다. 상기 네트워크(118)는 예를 들어 라디오 링크 또는 지상에 고정되어 설치된 링크일 수 있다.

각 전송기(116)로부터의 DECT 전송은 각 수신기(120)에서 수신되며, 수신된 시그날은 비디오 출력 시그날을 생성하기 위해 각 H.261 해독기(122)에 의하여 해독하기에 적당한 비트스트림으로 전환시키기 위한 각 DECT 인터페이스(114)를 경유한다.

제2도는 제1도의 장치(102)의 DECT 인터페이스(114)를 더 상세히 나타낸 것 으로서 H.261 부호기(110)/해독기(122)로 오고 가며, 및 DECT 전송기(116) 및 DECT 수신기(120)로 오고 가는 데이터 흐름상에서 수행되는 세 가지 프로세스를 보여주고 있다.

본 발명의 ARQ 체계는 DECT 전송기(116)/수신기(120)에 대한 H.261 부호기(110)/해독기(122)의 인터페이스를 제어하는 ARQ 보오드(206)에 의하여 제어된다. 부호기(110)로부터 부호화된 비트스트림은 상기 비트스트림(112) 내의 압축된 비디오 데이타 블록을 정보 블록을 요구하는 표제정보의 몇가지 내부적으로 생성된 아이템들(즉, 전송될 다음 정보 블록 내에 포함되는 비디오 데이타 블록이 없을때 삽입되는 스터프 블록 비트 및 TSB 및 TFNB)과 결합시키는 비디오 멀티플렉서(204)로 통과된다. 정보 블록 표제의 상기 아이템을 생성하는 기능이 ARQ 보오드(206)에 의하여 수행될 수 있으나, 현 상황에서는 비디오 멀티플렉서(204)를 재프로그램화해서 상기 기능을 수행하도록 하는 것이 더 편리하다는 것이 확인되었다.

버퍼 조절 시그날은 라인(113)을 통해 비디오 멀티플렉서(204)로부터 부호기(110)로 통과하여 공지된 방식으로 부호기의 작동을 조절하게 한다.

비디오 데이타 블록, 표제비트 및 조절 시그날은 데이타 및 조절 버스(210)를 통해 Forward Error Corrector (FEC)으로 통과된다. 다른 FEC 시스템이 사용될 수 있다고 하더라도 FEC(212)는 Reed-Solomon (63,59)를 사용한다. FEC는 체크비트 계산을 제공하고 있으며 정보 블록을 전송하기 위한 DECT 전송기(116)에 적당한 형태로 정보 블록을 배열하기 위해서 체크섬을 정보 블록에 첨가한다.

DECT 수신기(120)로부터 수신된 정보 블록은 정보 블록이 잘못 전달되었는지를 결정하고 버스(214)상에서 Too Many Errors (TME) 시그날을 적절하게 출력하는 FEC(212)로 입력된다. 이후 설명되는 바와 같이, FEC 는 데이타가 잘못 전달되었는지 여부를 나타내지만, 특정한 에러를 수정하기 위한 시도를 하지 않는다.

에러 플랙 및 조절 시그날과 함케 정보 블록은 버스(214)를 통해 ARQ 보오드(206)의 수신기 측까지 통과된다.

상기 ARQ 보오드(206)는 어떤 정보 블록이 출력 라인(220)을 통해 H.261 해독기(122) 상까지 통과하기 위해 데이타 버스(216)를 통해 비디오 디멀티플렉서(218)로 출력되어야 하는지를 결정한다.

본 발명의 구체적인 실시예에서 사용된 정보 블록 구조가 제3 도에 나타나 있다. 상기 구조는 하기와 같은 부분을 함유하고 있는 표제를 갖고 있다: 8-비트 동기화 워드 시퀀스의 한 비트로 구성된 전송된 동기화 비트 (TSB); 8-비트 프레임 넘버의 한 비트로 구성된 전송된 프레임 넘버 비트 (TFNB); 정보 블록이 재전송된 데이타 블록을 포함하고 있는지를 알려주는 반복 플랙; 정보 블록이 정상 데이타 또는 스터핑 데이타를 포함하고 있는지를 신호로 알려주는 스터프 플랙; 해독기에 의해 수신된 마지막 TSB의 컴플리먼트로 설정된 수신된 동기화 비트(RSB); 해독기에 의해 수신된 마지막 TFNB의 컴플리먼트로 설정된 수신된 프레임 넘버 비트(RFNB); 원거리 장치에 의해 수신된 현재, 마지막 및 마지막에서 두 번째 정보 블록이각각 제대로 전달되면서 수신되었는지를 나타내는 일련의 3 개의 확인 비트 (curr ACK, prev ACKl, prev ACK2); 비디오 데이타 블록;및 체크-섬 비트.

비디오 데이타를 전송하는 본 발명의 구체적인 실시예에서는, 단지 데이타 블록이 스터프 데이타 또는 부호화된 비디오 데이타인지를 나타내는 단일한 비트 스터프 플랙을 포함할 것만이 요구된다. 기타 사용시에는 예를 들면 오디오를 위한 스터핑 블록은 필요 없을 수 있으나, 본 발명의 구체적 실시예의 한 비트 보다 더 많은 비트를 요구할 수 있는 정보 블록 내에 포함된 데이타 형태의 더 복잡한 표시를 필요로 하는 경우도 있다.

제3도에서 보여지는 바와 같은 정보 블록 8개의 시리즈는 제4도에 나타나는 바와 같은 정보 블록의 프레임을 형성한다. 연속적인 정보 블록의 전송된 동기화 비트 8개는 8-비트 동기화 워드 시퀀스를 형성하는 동시에 상응하는 전송된 프레임 넘버 비트 8개는 8-비트 프레임 넘버를 형성한다. 8-비트 프레임 넘버는 2⁸개의 가능한 어드레스를 부여한다. 동기화 워드는 8 개의 다른 위치 중 한 곳에 존재할 수 있어서, 8개의 어드레스를 추가로 부여하여 각각의 정보블록 넘버에 대하여 2,048개의 어드레스를 부여한다.

본 발명에서 선택된 동기화 워드는 00011011 이며 프레임 넘버는 연속 프레임상에서 OOOOOOO 으로부터 1111111 까지 순환하고 있다. TSB 및 TFNB는 이후 기술될 전송된 프레임 내에서 특정한 정보 블록의 어드레스를 계산하는 데 사용된다. 유사하게 RSB 및 RFNB는 정보 블록의 어드레스를 제공하는데 사용되지만 컴플리먼트가 사용되어 상기 장치가 RSB에 동기화되도록 하는 것이 아니라 오히려 TSB에 동기화되도록 한다. 정보 블록이 원거리 장치에 의하여 마지막으로 수신되었는지에 대한 정보가 RSB 및 RFNB로부터 유사한 양식으로 유도될 수 있다.

제5도는 제2도의 인터페이스(114)의 단순화 블록 다이아그램을 나타낸 것으로서 그 작동의 개략을 제공하게 될 것이다.

본 발명의 ARQ 체계는 하기와 같은 주요한 작동 원리를 포함하고 있다:

데이타 블록의 전송, 정보 블록 전송 에러를 갖고 반대편의 대응하는 장치에 도착되는 데이타 블록의 재전송, 데이타 블록의 수신기 버퍼 내로의 수신 및 반복된 데이타 블록을 버퍼내의 정확한 위치 내로 삽입.

H.261 부호기 (제2도참조)로부터의 압축 비디오 데이타가 버스(112)를 통해 비디오 멀티플렉서(204)로 통과된다. 비디오 멀티플렉서(204)는 정보 블록을 제3도에 도시된 포맷으로 모아서 이미 언급된 표제정보에서처럼 함께 ARQ 보오드(206)에 의하여 대신 생성될 수 있는 블록 어드레스 및 타임 슬롯 길이를 생성한다.

정상적인 작동 중에, 즉, 반복이 요구되지 않을 때는, H.261 부호기로부터 나온 압축된 비디오 데이타의 다음 블록이 진행방향의 저장기(502) 내에 저장된다. 데이타 블록이 진행방향의 저장기(502) 내에 저장되는 어드레스는 전송기 어드레스 계산기(504)에 의하여 TSB 및 TFNB로부터 계산되고, 진행 방향의 저장기(502)내의 적당한 기억 위치를 어드레스하기 위해 멀티플렉서(506)에 의하여 사용된다. 이러한 통상적인 작동 방식으로 상기 데이타 블록이 또한 이미 기술된 바와 같이 마지막으로 수신된 정보 블록의 TSB 및 TFNB 의 컴플리먼트인 RSB, RFNB 표제 비트를 모으는 출력 멀티플렉서(508)로 통과된다.

상기 정보 블록이 ARQ 조절기(500)로부터 출력 멀티플렉서(508)까지 선택 시그날의 작동 하에서 데이타/제어 버스(210)를 통해 통과되어 FEC(212)까지 통과된다. FEC(212)는 정보 블록상에서 체크 비트 계산을 수행하고 적당한 체크 비트를정보 블록 내로 삽입하며 완전한 정보 블록을 원격의 장치로 전송시키기 위해서 DECT 전송기(116)로 통과시킨다(제2도 참조).

한편, 만약 반복 요구가 원격의 반대편의 대응하는 장치로부터 수신된다면, 요구된 반복 데이타 블록을 갖는 정보 블록이 DECT 전송기(116)를 대신 통과하게 된다. 이러한 경우에 요구된 데이타 블록은 비디오 멀티플렉서(204)로부터 얻어지지 않고 진행방향 저장기(502)로부터 얻어진다. 상기 상황에서 ARQ 조절기(500)는 버스(208)의 라인(501)을 통해 비디오 멀티플렉서(204)까지 보류 시그날을 통과시킨다. 진행방향 저장기(502)로부터 판독되는 데이타는 마지막으로 수신된 정보블록의 RSB 및 RFNB에 의해 주어지는 어드레스를 갖는다. 실제적인 어드레스는 수신 어드레스 계산기(510)에 의하여 RSB 및 RFNB로부터 계산되는데, 상기 어드레스는 멀티플렉서(506)까지 통과되어 진행방향 저장기(502)내에 저장된 요구 데이타 블록까지 억세스를 제공한다.

요구된 데이타 블록은 진행방향 저장기(502)로부터 판독된 후 정보 블록이 재전송될 어드레스에 다시 한번 저장된다. 이는 전송기 어드레스가 멀티플렉서(506)로 제공되는 전송기 어드레스 계산기(504)에 의하여 계산된 전송기 어드레스를 사용함으로써 수행된다. 반복된 데이타 블록을 새로운 전송기 어드레스에 저장함으로써 상기 정보 블록 자체가 잘못 전달되었을 때 추가의 반복 전송에 유용하다.

진행방향 저장기(502)의 크기는 두 가지 요인에 달려있다;

동일한 데이타 블록의 허용 가능한 반복 수 및 이중 통신 시스템을 형성하는 두가지 장치 사이의 왕복 지연이다. 이미 언급된 바와 같이 왕복 지연은 전송되는 전송기 어드레스를 포함하는 정보 블록과 상기 장치에서 수신된 정보 블록 어드레스로서 도착하는 동일한 어드레스 사이의 정보 블록 주기에 측정된 시간이다. 왕복 지연이 20이고 두 번의 반복이 허용될 때,상기 진행방향 저장기는 주어진 데이타 블록이 정확하게 수신된 것으로 확인되기 전에 수신되어야 할 연속 확인 비트의 수에 따른 오버헤드로 40개의 데이타 블록을 저장할 수 있어야 한다.

지금까지 만족스런 확인에 실패했을 경우 원격 장치로부터 수신된 정보에 반응하여 데이타 블록의 반복 전송이 어떻게 유발되는지 기술하였다. 수신된 정보 블록은 또한 원격 장치로부터의 압축 비디오 데이타를 포함하고 있는데 이는 제대로 전달된 것이라면 제1도의 H.261 해독기(122)로 통과된다.

첫번째 통상의 수신 작동을 고려해보겠다. 상기 상황에서는 제1도의 DECT 수신기(120)로부터 수신된 정보 블록이 수신된 후, 에러가 검출이 되는지를 나타내는 ARQ 조절기(500)에 Too Many Errors (TME) 시그날을 제공하는 FEC(212)로 통과된다.

만약 에러가 검출되지 않았다면, 정보 블록내에 수신된 데이타 블록은 어드레스 생성기(514)에 의하여 계산된 버퍼(512) 내의 라이트 어드레스(write address)에 저장된다. 새로운 라이트 어드레스는 비-반복, 비-스터프 블록이 수신될 때는 언제든지 어드레스 생성기(514)에 의하여 제공된다. 상기 어드레스 생성기(514)는 또한 버퍼(512)로부터 추출될 다음 데이타 블록이 버스(216)를 통해 비디오 디멀티플렉서(218)로 통과되도록 하는 판독 어드레스(read address)를 제공한다. 상기 판독 어드레스는 라이트 어드레스로부터 오프셋을 공제함으로써 생성된다. 상기 오프셋은 [허용된 재전송 수에 의하여 곱하여진 경로 지연 + 사용되는 다중 확인 비트의 허용치]의 값보다 더 커야한다. 상기는 다이나믹하게 계산될 수 있다. 그러나, 본 발명의 구체적인 실시예의 시스템은 오프셋을 설치하기 위해 스위치를 사용한다. 상기 오프셋은 반복 또는 스터프 블록이 수신된다면 버퍼로부터 판독하는 것이 아니라, NOP를 비디오 디멀티플렉서(218)로 송신함으로써 일정하게 유지된다.

잘못 전달된 블록이 DECT 수신기(120)에서 수신된다면, FEC(212)는 상기를, FIF0 저장기(516) 내의 어드레스 생성기(514)에 의하여 생성된 현재 라이트 어드레스를 저장하는 TME 시그날에 의하여 ARQ조절기로 신호한다.

FIFO(516)는 모든 블록이 에러상태인 최악의 경우도 커버할 수 있도록 [재전송의 수를 곱한 경로 지연 + 다중 확인 비트가 사용된다면 추가적인 지연의 허용치]의 값과 같은 많은 어드레스를 저장할 만큼 충분히 커야한다.

인터페이스(114)는 또한 상기 장치로부터 마지막으로 전송된 정보 블록의 전송기 어드레스를 수신 어드레스 계산기(510)에 의하여 결정되는 수신기 어드레스와 비교하는 경로 지연 계산기(518)을 포함한다. 상기 수신기 어드레스 생성은 수신된 정보 블록의 잘못 전달됨을 세기 위한 플라이 휠 회로에 의하여 보호된다. 수신된 어드레스가 이미 발송되어 전송된 어드레스였기 때문에, 경로 지연 또는 원격 장치까지 가고 다시 되돌아오는데 걸리는 시간은 연속 확인 비트에 요구되는 특정한 오프셋과 함께 작동의 차이를 계산하여 정보 블록 주기의 관점에서 계산될 수 있다. 128 kbit/s 링크 당 대략 20 블록인 이러한 경로 지연이 나중의 어느정보 블록 내에서 데이타 블록의 반복 전송이 발생할 것인지를 결정하는데 사용된다.

상기는 저장기내에 TME 플랙을 저장함으로써 수행되며(제13도참조) 각각은 이후의 경로 지연으로 판독된다. 특정 시간에서 판독된 TME 플랙의 값은 현재 수신된 정보 블록이 반복된 데이타 블록을 포함하는지 아닌지를 나타내는 지표를 부여한다.

반복된 데이타 블록을 포함하는 정보 블록이 제대로 전달되고 상기 데이타 블록이 비-스터프 블록이라면, ARQ 제어기(500)는 버퍼(512) 내의 적당한 위치에 반복된 데이타 블록을 저장해서 반복된 데이타 블록을 다른 수용된 데이타 블록에 비해서 정확한 위치에 놓기 위해서 FIFO(516) 내에 미리 저장된 버퍼 어드레스를 사용한다. 상기 경우에서는 상기 실시예에서 버퍼(512)로부터의 판독 포인터와 라이트 포인터 사이에 오프셋을 유지하는 어드레스 생성기(514)에 의해 상기 라이트 어드레스가 증가되지 않았으므로, 데이타가 버퍼(512)로부터 판독되지 아니하고 비디오 디멀티플렉서(218)로 통과된다.

반복된 정보 블록을 포함하고 있는지 미리 결정되지 않았으나 잘못 전달되어 수신된 정보 블록이 도착되면, 상기 데이타 블록의 반복 전송이 요구되어진다 하더라도 상기 데이타 블록은 버퍼(512)내에 저장된다. 만약 데이타 블록이 성공적으로 반복되지 않는다면 가능한 에러를 가지고 있음에도 불구하고 순서를 밞아 데이타 블록이 비디오 디멀티플렉서로 출력될 것이다. 만약 데이타 블록이 성공적으로 반복된다면 제대로 전달된 데이타 블록은 버퍼(512)내의 잘못 전달된 데이타 블록을 고쳐 쓰게 될 것이다.

상기 장치가 잘못 전달된 데이타 블록을 수신한다면, 상기 장치는 3 개의 ACK비트가 설치되어 있는 연속 정보 블록을 전송할 것이며 이러한 일레가 잘못 전달된 정보 블록 2 로 연결되어 제6도에 나타나있다. 블록 2 의 Curr. ACK 플랙, 블록 3 의 Prev. ACK 1 플랙 및 블록 4 의 Prev. ACK 2 플랙이 0 으로 설정되어 정보 블록 2가 잘못 전달된 것임을 나타내고 있다.

주어진 정보 블록을 위한 ACK 시그날이 하드웨어의 한계때문에 선택된 수인 3가지 연속 블록상에 퍼져있다. ACK 비트가 정보 블록의 데이타 스트림의 일부로서 원격 장치로 전송된다.

제5도의 장치가 정보 블록을 수용할 때, ACK 비트는 사용하기 전에 2 블록 동안 Curr. ACK 를 저장하고 사용하기 전에 1 블록 동안 Prev. ACK 1 을 저장하는 ARQ 제어기(500)에 도착한다. 상기 Prev. ACK 2 비트는 즉시 사용된다. 두 가지 정보 블록의 지연이 반복된 데이타 블록을 위해 도입되기 때문에 진행방향 저장기(502)는 단지 하나의 ACK 비트가 사용되었을때보다 2 블록이 더 커야한다. 또한 어드레스 생성기(514)에 의해 생성된 어드레스 차이는 이러한 지연을 고려해야 한다.

제5도의 장치에서 ARQ 제어기(500)는 주어진 정보 블록에 대한 3 개의 ACK 비트를 비교한다. 리턴 경로에는 두 가지 가능한 에러가 존재한다. 우선, 정보 블록이 제대로 전달된 것으로 최초에 신호가 보내졌으나 하나 이상의 ACK 비트가 그후에 손상되어서 부당하게 반복이 요구될 수 있다. 두 번째로, 데이타 블록의 반복 전송이 요구되고 필요해지지만 ACK 비트가 연속적인 정보 블록내에서 잘못 전달되고 데이타 블록의 반복 요구는 수신되지않는다.

상기 두 번째 경우는 원격 장치는 정보 블록이 반복 데이타를 포함할 것으로 기대하지만 그 대신에 새로운 데이타 블록이 도착하도록 하기 때문에 문제가 더 심각하다. 이 때 잘못 전달된 정보 블록의 데이타 블록은 반복될 수 없는데, 그 이유는 진행방향 저장기(502)내 상기 데이타 블록의 어드레스가 소멸되지 않기 때문이다. 버퍼(512) 내에 저장된 잘못 전달된 블록이 원격 장치의 비디오 멀티플렉서(218)에 도착할 때, 해독된 비디오 시그날의 스크린상에 에러가 일어날 것이다. 3개의 ACK 비트의 사용이 이러한 에러가 발생하는 가능성을 크게 감소시키지만, 이것은 절대적으로 필요한 것보다 많은 블록이 반복된다는 것을 의미한다. 왜냐하면, 어느 정도의 전송시간을 낭비하게 되는 상기의 첫 번째 경우가 더 발생하기 쉽기 때문이다. 그러나, 반복된 데이타 블록이 전송될때 비디오 멀티플렉서는 H.261에 보류를 요구하기 때문에, 송신될 스터프 블록의 수를 감소시켜야 한다. 그리하여 전체 처리량의 감소가 너무 크지 않도록 해야한다.

상기에 기술된 첫 번째 에러는 원격 장치가 반복된 블록을 기대하지 않으며 반복 플랙의 검사를 통해 수신된 데이터 블록을 무시하고 폐기할 것인지를 결정할 것이므로 비디오 시그날의 재구성에 에러를 유발하지 않을 것이다.

에러 탐색기는 소량의 수정(correction)능력을 보유하기 위해 탐색능력의 신뢰도를 확연히 감소시킨 동일한 수의 체크 비트를 갖는 에러 탐색기/수정기 보다 훨씬 더 신뢰할만한 에러 탐색을 제공한다는 것이 확인되었다. 따라서 제5도의 FEC(212)는 ARQ 제어기(500)에 TME 시그날을 제공하는데 단독으로 사용되며 정보블록을 수정하기 위한 어떠한 시도도 행해지지 않으며 오히려 잘못 전달되어 수신된 데이타 블록을 교정하기 위하여 나중의 정보 블록내의 반복된 데이타 블록을 수득하는 역할을 한다.

연속적인 정보 블록내에 3 가지 ACK 비트를 사용하는 ARQ 체계는 고강도로 일순간에 집중적으로 발생하는 에러에 대처하지만. 연속적으로 발생하는 높은 에러율도 고려될 필요가 있다. 선택적인 반복 ARQ 체계를 위해서는, 연속적인 랜덤 에러비율을 부여하기 위한 최적의 블록 크기가 "ARQ Protocol with Adaptive Block Size Perform Better over a Wide Range of Bit Error Rates" (Armeldo, Martins 및 Alves, 통신에 관한 IEEE 교류, Vol 38, no.6, 1990년 6월)로 제목 붙여진 기사에서 논의된 것과 같이 계산될 수 있다. 쓰루픗(throughput)에 관한 공식이 계산될 수 있으며 하기와 같이 주어진다.

T = m.(a -P_b)

여기서 P_b= 1 -(1 - P_e)ⁿ이고 m = (n - h)/ n 이다.

이때 P_b= 블록 에러 발생 확률;

P_e= 비트 에러 발생 확률;

n = 비트내의 블록 크기; 및

h = 블록내 오버헤드 비트의 수.

최대의 연속적인 랜덤한 에러 비율을 1O^-3으로 가정하면, 상기 참고 문헌에 나타난 그래프로부터 상기 최적 블록 크기는 대략 250 비트로 밝혀진다. 6-비트 심볼인 43으로 Reed-Solomon 체계를 사용하면, 동기화 비트를 포함하여 블록 내에 259 비트가 부여된다. 24 개의 체크 비트 및 9 개의 오버헤드 체크 비트가 존재한다 (ACK 는 3 회 반복된다고 가정.) 따라서:

n = 259 및 h = 33, 따라서 m = 0.873;

P_e= 0.001, 따라서 P_b= 1-(0.999)²⁵⁹= O.228; 및

T = 0.873 x 0.772 = 0.674.

이로부터 상기 처리량은 단지 약 2/3 정도 임을 알 수 있다.

더 큰 블록 크기의 경우는 더욱 나빠져서, 예를 들면 379 비트 블록의 경우 T = 0.624 이다. 따라서 64 kbit/s 시그날로 시작한다면 DECT 링크상에서 64/0.674 = 95 kbit/s 의 대역폭을 요구하게 되며 이는 각각 32 kbit/s 의 3 개의 타임슬롯을 요구하게 된다.

10^-3의 랜덤한 에러 비율에 대처할 수 있게 하기 위해서는 총 대략 30 내지 35개의 오버헤드를 갖는 대략 250 의 블록 크기를 고려해야 할 필요가 있다.

그리하여, 64 kbit/s 의 호출에 대해서 3 개의 DECT 다임 슬롯 또는 128 kbit/s의 호출에 대해서 6 개의 타임 슬롯을 사용하는 것이 허용된다. 평균이 1O^-3이하이면, 짧은 기간, 고강도 발생율 (페이드) 수행은 이보다 훨씬 더 높아진다.

상기 장치로 하는 실험은 모든 에러 블록의 성공적인 반복을 위해서는 적어도 두 개의 반복이 허용되어야 함을 보여주고 있다. 라운드 트립 딜레이를 고려하면 379 비트 블록이 사용되었을 때 대략 128 블록의 버퍼(512) 크기를 요구하며 또는 259 비트 블록이 사용되었을 때 192 블록의 크기를 요구한다는 것을 발견하였다. 상기는 384 kbit/s 에서 대략 128ms, 128 kbit/s 에서 384 ms, 64 kbit/s 에서 768ms 의 지연을 나타낸다. 상기가 최적 버퍼 크기는 아니지만 보여질 수 있는 바와 같이 매우 큰 지연이 초래된다. 상기 지연을 감소시키는 방법이 현재 연구중이다.

비교로서, 인터리빙을 사용하는 체계 및 ARQ 가 없는 에러 수정은 동일한 지연 페널티를 위해서 259 개의 비트 블록을 사용하는 96 의 깊이로 인터리브될 수 있다. 에러가 드물게 발생하기만 한다면 약간의 긴 에러 발생에 대처할 수 있다. 시뮬레이트된 페이드 내의 에러 발생 크기에서 진동수에 의하여 판단하면, 본 발명 의 ARQ 체계는 페이드 조건하에서 더 양호하게 수행될 것이 기대된다.

비디오 멀티플렉서(204)와 디멀티플렉서(218) 및 FEC(212) 사이에서 5 도의 장치의 일부를 포함하는 ARQ 보오드(700)의 회로 다이아그램인 제7도를 참고로 제5도의 장치가 이제 더 상세히 기술될 것이다.

클락 버스(702)는 전송될 정보 블록을 생성하는 것에 관여하는 ARQ 보오드(700)의 동기화를 유지시키는 ARQ 제어기(500)를 조정하기 위해 4 비트 클락 시그날을 운반한다.

정보 블록내에서 전송될 제2도의 비디오 멀티플렉서(204)에 의해 생성된 TSB,TFNB, 및 SF 비트와 함께 부호화된 비디오 데이타가 라인(706)을 통해서 어트리뷰트 버스(708)를 통해 5 비트 전송기 어트리뷰트 시그날과 함께 전송기 측 제어기(704)로 입력된다.

상기 6 비트 어트리뷰트 버스(708)는 주어진 특정 시간에서 ARQ 보오드(700)에 데이타 버스상의 데이타 형태를 가리켜 주는 방법을 제공한다. 상기 어트리뷰트버스 내용물은 구성되고 전송될 정보 블록의 아이템들과 동기화되어 변화한다. 상기 데이타 형태는 TSB 데이타, 체크섬, 블록의 말단 및 NOP 를 포함하고 있다. 각 데이타 형태는 고유한 6 비트 수를 할당하여 필요할 때 ARQ 보오드(700)의 성분에 의하여 데이타 형태를 규명하게 한다.

상기 데이타 형태 중 몇 개, 예를 들면 DECT 전송기(116) 을 통해 전송되지 않는 TME 플랙 및 블록의 말단(EOB) 플랙은 ARQ 보오드(700)에 의하여 내부적으로 사용된다.

전송기 어트리뷰트가 비디오 데이타가 전송기 측 제어기(704)로 입력될 때, 데이타 유효 시그날이 라인(710)상에서 출력되며 전송기 저장기(712)로 입력된다. 버스(708) 상에서 전송기 어트리뷰트 시그날이 정보 블록의 말단이 도달되었다는 것을 가리킬때, 블록 시그날의 말단이 라인(714) 상에서 출력되고 전송기 저장기(712) 로 입력된다. 상기 전송기 측 제어기(704)는 라인(716)상에서 출력되고 전송기 저장기(712)로 또한 입력되는 동기화 시그날을 또한 생성한다. 상기 동기화 시그날은 또한 상기 장치의 수신기 측 작동을 동기화시키기 위해 사용된다.

전송기 측 제어기(704)는 또한 전송기 저장기(712)로 입력되는 버스(718) 상에서 10 비트 전송기 어드레스를 생성한다.

전송기 측 제어기(704)가 제8도의 회로 보오드 수준에서 보여진다. 라인(708)상의 전송기 어트리뷰트가 정보 블록내 현재 위치에서 비트의 성질을 알려주는 출력 시그날을 제공하는 PROM(802)로 입력된다. Single In Parallel Out (SIPO)회로 보오드(804)는 정보 블록의 각 새로운 프레임 마다 하나씩 증가하는 프레임 넘버로 8 개의 정보 블록마다 한 번씩 8 비트 프레임 넘버를 생성한다. 프레임 각 세트의 말단에서 프레임 넘버 인에이블 시그날이 SIP0(804)에 의하여 생성되고 라인(806)을 통해 래치(808)까지 통과된다.

연속 정보 블록으로부터의 TSB는 프레임내 정보 블록 넘버에 의하여 많은 비트에 의하여 회전된 동기화 워드를 버스(8l2)상에 출력하는 SIP0(810)내로 들어간다. 상기 회전된 동기화 워드가 현재 정보 블록의 프레임내에 블록 넘버를 버스(816)상에 출력하는 look-up table(814)로 통과된다. 상기는 래치(818)로 통과된다. 프레임 넘버 및 블록 넘버가 결합하여 래치(808,818)에 의하여 11 비트 전송기 어드레스를 형성하고 전송기 어드레스 버스(718)에 출력한다.

제7도의 전송기 저장기(712)는 진행방향 저장기(502)내에 전송 및/또는 저장하기 위해서 표제 및 비디오 블록 데이타를 정보 블록내로 모은다(제5도 참조).

제7도의 전송기 저장기(712) 가 제9도에 더욱 상세하게 나타나 있으며 비디오 데이타 블록 및 이와 결합된 (전송되었거나 전송될 정보블록의) 스터프 플랙이 저장된 4 개의 RAM 칩 메모리(902)를 포함하고 있다.

라인(714)상에서 전송기 측 제어기(704)로부터의 전송기 EOB 시그날은 프로그램될 수 있는 배열(904)을 조절해서 데이타 블록을 출력하여 진행방향의 저장기내에 저장되고/되거나 홀딩 래치(906)를 통해 전송된다. 전송될 데이타 블록은 래치(906)로부터 판독되고, 반복 전송이 요구되는 경우에는 램 메모리(902)내에 저장된다. 만약 전송이 반복 전송이라면 전송될 데이타가 래치(906)를 통해 램 메모리(902)로부터 판독되며 상기 데이타 블록의 추가의 반복을 제공하기 위해 필요한 경우 칩 메모리(902) 내의 새로운 데이타 블록 위치내에 다시 저장된다.

프로그램될 수 있는 배열(904)로의 입력은 제8 도의 전송기 측 제어기(704)로부터 수득된 라인(718)상의 전송기 어드레스, 라인(722)상에서 마지막으로 수신된 정보 블록의 수신기 어드레스인 유사한 수신기 어드레스, 라인(7l0)상의 데이타 유효 입력 및 메인 제어(720)에 의하여 생성된 라인(724)상의 반복 전송 선택 시그날이다 (제7도 참조).

반복 전송 선택 라인(724)이 높아지면, 발송될 데이타는 마지막으로 수신된 정보 블록의 수신기 어드레스에 의하여 참조되는 정보 블록 내에 존재하는 데이타블록의 반복 전송이다·상기의 경우, 데이타는 라인(722)상의 수신기 어드레스를 사용함으로써 칩 메모리(902)로부터 회복되며, 상기 데이타는 칩 메모리(902)로부터 판독된 후 래치(906)로 통과되고 전송 데이타 라인(713)상에서 전송된다. 상기 데이터는 또한 라인(718)으로부터 수득된 현 정보 블록 수신기 어드레스를 참조로 사용하여 래치(906)로부터 판독되어 진행방향 저장 메모리 칩(902) 내로 다시 되돌아간다.

정보 블록의 이러한 전송이 또한 잘못된다면, 그것은 재전송을 위한 장래의 수신 어드레스를 기초로 하여 회복되어야 할 저장기(902) 내 적당한 위치에 놓여질 것이다. 만약 비디오 멀티플렉서가 보류상에서 놓여지지 않는다면, 즉 새로운 정보 블록이 전송될 것이라면 상기 래치(902)는 전송될 데이타를 수신한다. 상기 정보 블록은 현 전송기 어드레스에서 램 메모리(902) 내에 저장하기 위해 이용 가능한 래치(906)로 들어간다.

메인 제어기(720)에 의하여 정보가 조정되는 표제정보는 라인(726)을 통해서 래치(906)로 입력된다 (제7도참조). 멀티플렉스 선택 시그날은 정보가 전송을 위해서 메모리(902)로부터 판독되어야 할 것인지 또는 새로운 비디오 데이타 블록이 전송되어야 할 것인지를 결정하는 멀티플렉스 선택 라인(728)상에서 입력된다 (제7도 참조). 라인(716)상에서 전송기 동기화 시그날은 래치(906)의 타이밍을 제어한다. 라인(702)상의 4 비트 클락 시그날은 제9도의 TX 저장기의 다양한 성분의 타이밍을 조정한다.

지연 라인(910)은 라인(702)상에서의 부호기 클락 시그날 입력에 대해서 정확한 위상(phase)을 갖는 제어 시그날을 제공한다·지연 라인(910)으로부터의 제어 시그날은 래치(908)에 의하여 사용되어 메모리 램 칩(902)으로 접근하기 위한 제어 시그날을 제공한다.

라인(716)상에서 입력된 전송기 동기화 시그날은 라인(730)상에서 출력된다 (제7도 및 제9도 참조).

제10도를 참조하면 제7도의 메인 제어기(720)가 더 상세하게 나타나 있다.메인 제어기(720)는 스테이트 머신으로서 입력 라인(732)상의 메인 제어기(720)에반응하여 라인(726)상에서 프레이밍 데이터(framing data)를 제공한다. 상기는 PROM(1002) 및 래치(1004)를 포함하고 있다. 상기 래치(1002)는 라인(730)상에서 전송기 동기화 시그날을 수신하고, 표제정보 버스(732)상에서 표제정보를, 버스(734)상에서 수신기 동기화 시그날을 수신한다. 메인 제어기의 작동은 버스(702)상에서 클락 시그날에 의하여 조정된다. 메인 제어기는 라인(736)상에 FIFO 제어 시그날을 제공하고, 라인(726)상에 프레이밍 데이타를, 라인(728)상에 멀티플렉스 선택 시그날을, 라인(724)상에 반복 전송 선택 시그날을 제공하며, 이 중 마지막 3 개는 전송기 저장기(712)로 입력된다. 프레이밍 데이타 및 출력 라인(1106)은 라인(734)상에서 입력된 수신된 TSB 및 TFNB 입력을 체크함으로써 제공된다. 라인(736)상의 FIF0 제어 시그날은 표제정보를 보유하고 있는 래치에 접근하는데 사용된다. 라인(728)상의 멀티플렉스 선택 시그날은 전송기 저장기(712)의 래치(906) 내의 프레이밍 데이타와 비디오 데이타 사이에서 선택하는데 사용된다. 제어기(720)는 또한 라인(724)상에서 반복 전송 선택 시그날을 생성하기 전에 ACK 비트를 체크한다、

이제, 제7도의 인터페이스 보오드(700)의 수신기 측을 보면, 수신 측 제어기(740), FIF0 742, 경로 지연 생성기(744), 수신기 버퍼(746) 및 수신기 어드레스생성기(748)가 있다.

제7도의 수신기 측 제어기(740)는 제11도에 더 상세하게 도시되어 있다. 6비트 데이타 버스(750)는 현재 처리되고 있는 정보 블록의 특성을 보여준다. 버스(750)상의 수신기 어트리뷰트 시그날은 look-up table(1102,1104)에 의하여 해독되어 인에이블 버스(752)상에 인에이블 시그날을 제공한다. 버스(754)상에 DEC-클락 시그날은 ARQ 보오드(700)의 부분을 제1 도의 DECT 수신기(120)로 동기화시킨다.

수신기 측 제어기(740)로의 다른 입력은 라인(758)상의 다음 블록 반복 입력과 함께 라인(756)상에서 마지막으로 수신된 정보 블록으로부터 수신된 데이타이다.

정보 저장기(1106)는 인에이블 버스(752) 상의 정보, 라인(756) 상의 수신된 데이타, 라인(758) 상의 다음 블록 반복 시그날 및 라인(754)상의 dec - 클락 시그날에 따라서 제어시그날을 출력하여 라인(759)상에 보유 비디오 멀티플렉서 시그날을, 라인(760)상에 버퍼 제어 시그날을 및 라인(762) 상에 IC 증가 카운터 및 버스(764) 상에 6 비트 표제정보 시그날을 생성한다.

PAL 은 라인(766)상에 9 비트 버퍼 어드레스를 생성한다.

2 개의 look-up table(1102,1104)은 6 비트 어트리뷰트 버스를 해독하며 요구된 인에이블 시그날에 상응하는 고유한 어트리뷰트가 해독되면, 적절한 인에이블 시그날이 나타난다. 상기 인에이블 시그날은 정보 저장기(1106)에 적용되는 래치 인에이블로서 사용되어 다음 래치 인에이블까지 관련 데이터를 유효하게 보유하게 된다.

이제 제12도를 참조하면, 수신된 정보 블록의 RSB 및 RFNB에 동기화를 제공하고 이를 플라이휠 배열로 묶는 제7도의 수신기 어드레스 생성기(748)가 더욱 상세하게 도시되어 있다. 상기 수신기 어드레스 생성기(748)가 라인(756)상에서 수신된 데이타, 버스(754)상의 4 비트 클락 시그날 및 버스(752)상의 수신기 측 제어기(740)로부터의 인에이블 시그날을 입력으로 간주한다. SIP0(1202)는 라인(1204)상에서 프레임 넘버를 출력하기 위해 라인(756)으로부터 수신된 정보 블록의 RFNB를 기본으로 하는 프레임 넘버를 출력한다.

PROM(1211,1212)이 새로운 동기화 워드를 래치 동기화 워드와 비교하여 정확한 값을 출력 라인(1215)상에 배치한다. 만약 정확한 값이 새로운 값과 다르다면 에러가 나타나서 PAL(1215)이 카운팅을 시작하도록 한다. 상기 PAL(1215)은 에러 신호가 나타날 경우 블록 베이시스를 카운트한다. 만약 에러가 나타나지 않으면 카운트가 리셋된다. 카운트가 소정치에 이르면(이 경우엔 16) 동기화는 소멸된 것으로 간주되어 동기화의 탐색이 나타난다.

탐색이 나타나는 동안, 출력은 항상 새로운 값이다. 플라이휠이 동기화로 되돌아가면 새로운 값은 정확한 값이 될 것이며 에러 시그날이 나타나지 않게 된다.

추가의 SIPO(1206)는 진입하는 수신된 정보 블록의 RSB를 기본으로 버스(1208)상에 동기화 워드를 제공하게 된다.

버스(1204,1208)상의 프레임 넘버 및 동기화 시퀀스 각각이 점선 박스 내 "1210"으로 표시되어 있는 플라이휠 회로로 입력되어 라인(722)상에 강한 수신 어드레스 출력을 생성한다.

이제 제13도를 참고로 하면 제7도의 경로 지연 생성기(744)가 더욱 상세히 도시되어 있다. 상기 경로 지연 생성기(744)의 기능은 수신될 다음의 정보 블록이 반복된 데이타 블록을 포함하도록 기대될 때 다음 블록 반복 시그날을 제공하는 것이다.

다음 블록 반복 시그날은 라인(758)상에서 출력되고 제11도를 참고로 기술되는 바와 같이 수신기 측 제어기(740)로 통과된다. Too Many Errors (TME) 시그날이 인에이블 버스(752)로부터의 TME 인에이블 시그날과 함께 버스(764) 로부터 경로 지연 생성기로 입력된다. TME 및 TME 인에이블 라인은 전송기 저장기(712)에 의하여 생성된 버스(728)상의 비트 지연 클락 시그날과 함께 래치 PAL(1302)로 입력된다. 상기 래치(1302)는 TME 저장기(1304)에 저장되는 TME 시그날을 생성한다. 상기 저장기(1304)는 현재 수신된 정보 블록을 위해서 새롭게 생성된 TME 플랙을 저장함으로써 작동한다.

TME 저장기(1304)로부터의 출력은 상기 장치가 일부분으로 사용된 통신 시스템의 총 경로 지연과 일치하는 일련의 어드레스를 통해 순환된다. 따라서 현재 수신된 정보 블록을 위한 TME 플랙이, 반복된 데이타 클락을 포함해야 하는 정보 블록이 나중에 상기 장치에 수신되었을 때 저장기(1304)로부터 출력될 것이다. 저장기(1304)의 어드레싱이 현재 송신되어 나가고 있는 정보 블록의 전송 어드레스 및 현재 수신되는 수신 어드레스로부터 결정되는 경로 지연을 기초로 리셋된다. 현재 전송되는 블록의 전송 어드레스가, 라인(722)상에서 수신 어드레스 생성기(748)로부터 현재 수신된 정보 블록의 수신 어드레스와 함께, 라인(718)상에서 프로그램화 할 수 있는 배열(1306)으로 입력된다. 상기 어드레스의 차이는 프로그램화 될 수 있는 배열(1306)에 의하여 계산되고 PROM(1308,1310)이 그 차이를 절대치의 차이로 전환한다.

상기 절대치의 차이는 라인(1312)을 통해서 프로그램화 할 수 있는 "1306"으로 입력되는 11 비트의 값이다. TME 저장기(1304)로 써넣고 TME 저장기(1304)로부터 읽어내기 위한 어드레스가 라인(1314)상에서 프로그램할 수 있는 배열(1306)로부터 출력되고 앞서 기술된 바와 같이 적당한 지연 후에는 0으로 리셋된다.

이제 제14도를 참고로 하면, 제7도의 FIFO 742 가 더 상세히 도시되어 있다. FIFO(742)의 콤포넌트의 타이밍은 3 개의 클락 버스, 지연 클락(728), 디크레멘트(752) 및 ENC 클락(702)에 의하여 제어되고, 상기 ENC 클락(702)은 부호기의 타이밍에 묶여있는 ARQ 보오드(700)의 전송기 측 동작을 DECT 타이밍에 묶여있는 ARQ 보오드(700)의 수신기 측의 타이밍에 맞추어 조정한다. 본 발명의 구체적인 실시예에서 부호기 및 DECT 전송기의 클락이 함께 묶여있다. 그러나 통상 상기 두개의 타이밍이 서로 맞지 않는다면, FIFO는 필요한 재타이밍을 제공하게 될 것이다.

이제 제15도를 참고로 하면, 제7도의 수신기 버퍼(746)가 더 상세하게 도시되어 있다. 제2 도의 비디오 디멀티플렉서(218)로 방출되기 위한 수신 데이타가 라인(216)상에서 램(1504)으로부터 PAL(1502)로부터 출력된다·라인(756)상에서 들어오는 수신기 데이타가 라인(766)상에서 수신기 측 제어기(740)에 의하여 제공되는 버퍼 어드레스에서 램(1504)내에 저장된다(제11도 참조). 만약 수신된 데이타가 반복된 블록일 것이라고 기대되지 않는다면, 즉 다음 블록 반복 시그날이 낮다면, 수신기 측 제어기(740)가 수신기 데이타가 저장될 버퍼 어드레스를 제공하게 될 것이다. 그러나, 데이터는 반복 플랙이 설정되어 있지 않은 경우에만 저장되며, 이것은 메인 제어기에 의해 결정된다. 반복 플랙은 제11도의 PAL(1106)에 의해 분석된다. PAL(1106)에서 반복 플랙이 라인(748) 상에서 다음 블록 반복(NBR) 시그날과 비교된다. PAL(1106)은 라인(762)상에서 증가 카운터를 생성하여 비-반복, 비-스터프 블록의 수령시 PAL(1108)에 의하여 생성된 카운터를 증가시킨다. 만약 잘못 전달된 정보 블록이 수신된다면 PAL(1106)은 라인(760)상에서 버퍼 제어 시그날을 나타내고, PAL(1508)은 제어 시그날을 생성하여 FIFO(1506) 내에서 버퍼 어드레스를 저장한다.

상기 어드레스가 NBR 플랙만을 주시함으로써 반복기 블록을 위해 회복된다. PAL(1508)은 NBR 비트를 체크하고 FIFO(1506) 및 버퍼(1510,1512)를 위한 적합한 제어 시그날을 생성한다. 상기 반복 플랙은 리턴 경로 에러를 검출할 때 즉, 반복된 블록이 기대될 때 거짓으로 반복된 블록과 반복되지 않은 블록을 검출하는 데만 사용된다.

상기 장치에서 수신된 마지막 3 개의 연속 정보 블록의 3 개의 확인 비트가 PAL(도시되지 않음) 내에 저장된다. 인에이블 버스(enable bus)상에서 PAL(1102,1104)에 의하여 생성된 시그날은 인에이블 시그날을 제공하여 래치된 ACK 시그날이 비교를 위해 메인 제어기 PROM(1002)로 공급된다. 주어진 전송된 정보 블록을 위한 특정한 3 개의 확인 비트가 설정되지 않으면 ARQ 보오드는 전송될 다음 정보 블록 내에 잘못된 비디오 데이타 블록을 재전송한다.

Claims (9)

1. (2회 정정) 이중통신시스템(duplex commmnication system)의 반대편의 대응 하는 장치로부터 각각이 데이터 블록을 포함하는 정보 블록을 수신하는 장치에 있어서, 상기 장치는 수신기 버퍼(512); 상기 수신기 버퍼(512)에 상기 데이터 블록들을 저장하기 위한 제어 수단(500); 수신된 정보 블록이 손상된 것인지를 결정하기 위한 수단(212) ;및 상기 반대편의 대응하는 장치에 리퀘스트를 전송하는 전송기(116)를 포함하며, 상기 제어 수단(500)은 상기 손상된 데이터를 결정하는 수단(212)에 응답하여 상기 손상된 정보 블록의 데이터 블록의 전송을 반복하도록 상기 반대편의 대응하는 장치에 대해 리퀘스트를 발생시키고, 상기 장치는 상기 장치 및 상기 반대편의 대응하는 장치 사이의 라운드 트립 경로 길이를 결정하는 경로 길이 결정 수단(518)을 구비하고, 상기 제어 수단(500)은 (a) 손상된 정보 블록을 수신하면 상기 손상된 정보블록의 데이터 블록이 반복전송 되었을 때 저장되어야 할 어드레스가 되는 수신기버퍼 어드레스를 어드레스 저장기(516)로 보내고, 결정된 경로 길이에 기초해서 상기 데이터 블록의 반복전송이 일어날 것으로 기대되는 정보블록을 결정하고; (b) 상기 데이터의 반복전송이 일어날 것으로 기대되는 손상되지 않은 정보 블록을 수신하면, 상기 데이터 블록을 상기 어드레스 저장기(516)에 의해 유지되는 상기 수신기 버퍼(512)내의 상기 어드레스에 저장하도록 배열되어 있는 것을 특징으로 하는 정보 블록을 수신하는 장치.
2. (2회 정정) 제1항에 있어서, 상기 수신되는 각각의 정보 블록은 설정된 상태에서 상기 정보 블록이 반복 전송되는 데이터 블록을 포함하고 있다는 것을 지시하는 반복 플랙을 포함하고, 상기 제어수단(500)은 상기 데이터의 반복 전송이 일어날 것으로 기대되는 손상되지 않은 정보블록을 수신하면, 상기 데이터 블록의 반복전송이 기대되는 정보블록의 반복 플랙이 설정되어 있을 때에만 상기 데이터 블록을 상기 어드레스 저장기(516)에 의해 유지되는 수신기 버퍼(512) 내의 상기 어드레스에 저장하도록 배열된 것을 특징으로 하는 장치.
3. 제1항 또는 제2항에 있어서, 반복 전송된 데이터 블록을 포함할 것으로 기대되는 것으로 미리 결정되지 않은 손상된 정보블록의 데이터블록은 수신기버퍼(512) 내에 저장되고, 손상되지 않은 정보블록이 수신되었을 때 상기 수신기버퍼 내에 저장되었던 데이터 블록에 덮어 쓰여지는 것을 특징으로 하는 장치.
4. (2회 정정) 제1항 또는 제2항에 있어서,

   (i) 상기 장치는 상기 반대편의 대응하는 장치에 전송 어드레스를 전송하도록 배열된 전송기(204)를 포함하고,

   (ii) 상기 반대편에 대응하는 장치는 수신기 어드레스를 상기 반대편의 대응하는 장치에 의해 마지막으로 수신된 전송 어드레스와 같도록 설정하고 이것을 상기 정보블록과 함게 전송하고,

   (iii) 상기 경로길이 결정수단들(518)은 상기 데이터블록의 반복 전송이 일어날것으로 기대되는 정보블록을 결정하기 위해서 상기 장치에 의하여 마지막으로 전송된 정보블록의 전송 어드레스와 상기 장치에 의하여 상기 반대편의 대응하는 장치로부터 마지막으로 수신된 정보블록의 수신기 어드레스를 수신하도록 연결된 것을 특징으로 하는 장치.
5. (2회정정) 제1항 또는 제3항에 있어서, 상기 전송기(116)가 마지막으로 수신된 정보블록이 손상된 것인지 여부를 지시하는 하나의 애크날리지 비트(acknowledge bit); 및 먼저 수신된 다른 정보 블록이 손상된 것인지 여부를 지시하는 m(m≥1)개의 애크날리지 비트를 포함하는 표제데이터를 포함한 정보블록을 전송하도록 배열되고, 상기 제어 수단(500)이 연속적으로 전송된 m+1개의 블록의 애크날리지 비트에 의해 반복전송을 위한 상기 리퀘스트 신호를 보내도록 배열된 것을 특징으로 하는 장치.
6. 제5항에 있어서, m=2인 것을 특징으로 하는 장치.
7. 제1항 또는 제3항에 있어서, 상기 데이터 블록이 압축된 비디오 데이터를 포함하는 것을 특징으로 하는 장치.
8. 제7항에 있어서, 상기 압축된 비디오 데이터가 H.261 비디오 코더로부터 얻어진 것을 특징으로 하는 장치.
9. 제1항 및 제3항에 있어서, 라디오 링크를 통해서 정보블록을 전송하고 수신하기 위한 라디오 전송기(116) 및 수신기(120)를 포함하는 장치.