JP3336011B2 - データ送信，特にビデオ送信時の反復的情報ブロックに対するバッファ割当て - Google Patents

データ送信，特にビデオ送信時の反復的情報ブロックに対するバッファ割当て

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Description

【発明の詳細な説明】 本発明は、二重通信システム中の別の装置からデータ
ブロックをそれぞれ含む情報ブロックを受信するための
装置、特に受信された情報ブロックが送信によって劣化
されているか否かを決定し、劣化されている場合に別の
装置にその情報ブロックのデータブロックの送信を反復
するように要求するように構成されている装置に関す
る。
雑音チャンネル情報ブロックにわたって交換している
情報が劣化される可能性が高いとき、失われたデータブ
ロックが得られるべき場合、自動反復リクエスト（AR
Q）方式を実行することが必要になる。停止および待
機、ゴーバックＮおよび選択的反復（SR）の既知の通常
のARQ方式のうち、最後のものは、劣化された情報ブロ
ック中のこれらのデータブロックだけが再送信されるた
め、スループットに関して最も効果的である。最も雑音
の多いチャンネルを持つ通信システム、例えば多数の反
復が必要とされる可能性がある場所で無線リンクを使用
するものにおいてこのようなSR方式を使用することは特
に有効である。
後に送信された情報ブロック中で受信されたときに反
復されるデータブロックは、一般に既に受信されたデー
タブロックに関して特定の位置に配置されることが必要
とされる。これは、装置がデータブロックを識別し、そ
れを適切に位置するために使用することができるデータ
ブロック番号を各データブロックの一部分として含むこ
とによって従来技術のシステムにおいて達成されてい
る。
本発明によると、請求項１の前提部分による装置は、
装置が劣化された情報ブロック受信した時に、（ａ）後
の情報ブロックにおいて反復された場合に、劣化された
情報ブロックのデータブロックが記憶されるアドレスで
ある第１の受信機バッファアドレスを記憶し、（ｂ）デ
ータブロックの反復送信が発生することが予測される後
の情報ブロックを決定し、（ｃ）劣化されていない後の
情報ブロックを受信した時に、第１の受信機バッファア
ドレスにおける受信機バッファにデータブロックを記憶
するように構成されることを特徴とする。
劣化された情報ブロックを受信した時、装置はデータ
ブロックが劣化されないならば記憶されたはずのアドレ
スを記憶する。反復されたデータブロックを含む後の情
報ブロックが装置によって受信されたとき、データは
（再び劣化されなければ）バッファ中の適切な位置に記
憶される。装置はこの情報ブロックが要求される反復デ
ータブロックを含むことを前に決定したため、それは到
達したときに、記憶された第１の受信機バッファアドレ
スによって与えられたバッファ中の要求された場所にデ
ータブロックを記憶することができる。これは、ここで
は不要であり、したがって省略されることができる任意
のデータブロック番号を参照することなく可能である。
したがって、本発明はデータブロックの番号付けをす
る必要なく、また送信されているデータブロックの寸法
を結果的に減少して、受信機バッファ内のそれらの正し
い相対位置に受信された、反復された、および反復され
ないデータブロックを割当てることができる。
後の情報ブロックがそれ自身劣化された場合、元の第
１の受信機バッファアドレスは保存され、装置はどの後
の情報ブロックが要求されるデータブロックの次の反復
を行うか再び決定する。後の情報ブロックが劣化されな
い場合、それは記憶された第１の受信機バッファアドレ
スにおいて受信機バッファに記憶される。
このARQ方式は、復帰路がエラーがない場合に１方向
において雑音チャンネルでエラーのない送信を提供する
ことができる。しかしながら、エラーがリンクの両方向
に導入された場合に、問題が発生する。受信された情報
ブロックの承認が劣化されて非承認になった場合、含ま
れているデータブロックは、要求も予測もされず、した
がって別の時点で受信機バッファの正しくない位置で記
憶される場合に、後の情報フレームにおいて反復され
る。他方において、受信された情報ブロックの非承認が
劣化され、承認として受信された場合、後の情報ブロッ
ク中のデータブロックは予測された反復データブロック
ではなく、新しいデータブロックの第１の送信である。
このデータブロックは第１の受信機バッファアドレスで
記憶されるのではなく、次の連続したバッファアドレス
に記憶される。両ケースは、受信装置中で整列している
正しくないデータブロックによるエラーを生じさせる。
さらに、第２のケースにおいて送信機は初期に劣化され
た可能性があるデータブロックを保持せず、したがって
これは再送信されることができない。
これらの環境において、装置は情報ブロックが反復さ
れたデータブロックを含んでいるか否かを示す反復フラ
ッグを送信された各情報ブロックで提供し、後の情報ブ
ロックの反復フラッグが設定された場合にのみ、後の情
報ブロックのデータブロックが第１の受信機バッファア
ドレスで受信機バッファに記憶されることが好ましい。
これは、反復されたブロックが誤って記憶されることを
阻止する。
劣化された情報ブロックのデータブロックは、情報ブ
ロックがデータブロックの反復送信を含んでいると予測
されるものであると前に定められない場合に受信機バッ
ファに記憶される。これはデータブロックが劣化されて
いる場合にエラーを生じさせ、さらに劣化することによ
り適切に反復されずにバッファにおいてエントリィを重
ね書きするが、それが劣化されたデータブロック以外の
情報ブロックの一部分であった場合には、これらの環境
においてエラーを生じさせない。
本発明の好ましい実施例において、装置はさらにヘッ
ダデータを有する情報ブロックを送信するように構成さ
れており、装置は各情報ブロックと送信アドレスを関連
させることが可能であり、同様の別の装置は各情報ブロ
ックと受信機アドレスを関連させることができ、各情報
ブロック中の受信機アドレスは装置によって最後に受信
された情報ブロックの送信アドレスに対応するように設
定される。
このような構造により、装置はデータブロックの反復
された送信が発生すると予測される後の情報ブロックを
決定することができる。これは、最後に送信された情報
ブロックの送信アドレスおよび最後に受信された情報ブ
ロックの受信機アドレスから計算されることができる。
これらのアドレス間の差は、情報ブロックが別の装置に
進み、受信されたアドレスを含んでいる情報ブロックが
元の装置に戻るために必要な情報ブロック中の時間であ
る。したがって、例えば所定数の連続した承認ビット
（以下説明されるような）を受信するための送信装置に
おける処理時間によるこの通路遅延プラス任意の固定さ
れたオーバーヘッドに基づいて反復されたデータブロッ
クを含む情報ブロックが到達すると予測される時を装置
が決定することができる。
装置は、ｎ個の連続した情報ブロックのセットが情報
ブロックのフレームとして送信されるように構成される
ことが好ましく、情報ブロックのヘッダデータは送信同
期ビット（TSB）および送信フレーム番号ビット（TFN
B）を含み、１フレームのｎ個の連続した情報ブロック
のTSBおよびTFNBはそれぞれｎビット同期シーケンスお
よびｎビットフレーム番号を形成し、さらに受信同期ビ
ット（RSB）および受信フレーム番号ビット（RFNB）を
含み、１フレームのｎ個の連続した情報ブロックのRSB
およびRFNBはそれぞれｎビット同期シーケンスおよびｎ
ビットフレーム番号を形成する。
受信された情報ブロックの同期を容易にするために、
各RSBおよびRFNBは最後に受信された情報ブロックのTSB
およびTFNBの補数であることが好ましい。
ｎ＝８に対して、各フレーム内には28個の異なって番
号を付けられたフレームおよび８個の異なる識別可能な
アドレスが存在しているので、2,048個の異なるアドレ
スが存在している。装置が良く知られた方法で連続する
情報ブロック中のTSBによって入来した情報ブロックの
流れに同期すると、送信されたフレームと関連したアド
レスはフレーム内の情報ブロックのフレーム番号および
位置から決定されることができる。同様に、別の装置に
よって受信された最後のTSBおよび最後のTFNBに対応し
たRSBおよびRFNBは、２つの装置間の情報ブロックの往
復時間が計算されることを可能にするよう受信された最
後の情報ブロックの受信機アドレスを決定するために使
用されることができる。
TSB、TFNB、RSBおよびRFNBは、フライホイール回路を
使用してエラーから非常に粗く保護されることができ
る。要求されるデータブロックを記憶し、送信するため
に必要なアドレスを生成するためにフライホイール回路
を使用することによって、入来した情報ブロックが劣化
された場合でも、動作が連続することができる。フライ
ホイールは、例えば16の所定の数の連続した情報ブロッ
クが劣化されるまで受信および送信アドレスを生成する
ように構成されることが可能であり、情報ブロックが正
しいTSBおよびTFNBを有して劣化されずに受信されると
直ぐに、劣化したブロックのカウントがゼロにリセット
される。
このARQ方式により、最も厳しいエラーを生じ易い情
報ブロックヘッダの部分は、劣化したブロックを反復さ
せないことができる承認フラッグ（ACK）であることが
認められている。これは、エンコードされたビデオ信号
中に認められるような高度に圧縮されたデータを通信し
ているシステムにおいて特に重大なエラーを生じさせ
る。このような信号は数秒であることができる回復が行
われるまで、エラーが存続するため、高度に圧縮され非
常に良好に保護される必要がある。
ACKフラッグの劣化はまた劣化されないブロックを疑
似的に反復させることができる。これはエラーを生じさ
せないが、リンクの効率を減少する。
ACKフラッグは情報ブロック内で数回反復され、エラ
ー耐性を高めることを試みることができる。しかしなが
ら、無線リンクのフェーディングベクトル特性の試験
は、いくつかの連続したACKビットの全てを反転するこ
とができる連続したエラーの長いバーストが発生するこ
とを示す。これは、低い頻度であるが再度エラーを生じ
させる。このようなACK方式を適度に粗くするために、A
CKビットは多数回反復されなければならず、それは送信
される非常に多数のデータビットのためにシステムの効
率を低下させる。
これらの環境において、はるかに好ましいことが認め
られている方式は、最後に受信された情報ブロックが劣
化されたか否かを示す承認ビットを含む各情報ブロック
に対するヘッダ、および異なる初期の受信情報ブロック
が劣化されたか否かをそれぞれが示すｍ個の別の承認ビ
ットを使用することであり、承認ビットのセットはｍ＋
１個の連続した情報ブロックと関連している。
この方式では、受信装置は、ブロックが劣化されずに
受信されたことを決定できる前にｍ＋１個の連続したAC
Kフラッグが到達することを待たなければならない。こ
の方式は、現在のブロック、以前のブロック、以前から
２番目のブロック等を示した各ブロックのヘッダ中にｍ
＋１個のACKビットを必要とする。任意の特定のブロッ
クを示すビットはｍ−１個の情報ブロックだけ効果的に
間隔を隔てられているため、この方式は同じ情報ブロッ
ク内にそれらを全て有しているものよりはるかに粗い。
この方式のペナルティは、別のｍ個の情報ブロックの付
加された通路遅延である。データブロックの再送信を要
求する装置は、最後の承認ビットが受信されるまで、別
の装置がデータブロックを再送信しないことを考慮する
必要がある。しかしながら、主な往復ARQ遅延に比較し
た場合、このペナルティは小さい。現在好ましい数なAC
Kビットは、10-2までのビットエラー率（BER）を有する
DECTインターフェイスで送信されたH.261符号化ビデオ
信号に対して少なくとも３である。
最大の粗さに対して、ｍ＋１個の承認されたビットの
任意の１つの承認ビットが、情報ブロックが別の装置に
よって劣化されて受信されたことを示した場合、データ
ブロックは再送信されなければならない。例えば多数決
投票または承認ビットの奇数等の別の方式が使用されて
もよい。
受信機によって生成されたTMEエラーフラッグはまた
情報ブロックが適切に承認されるプロセスをさらに粗く
する決定するためにACKビットと共に使用されてもよ
い。TMEフラッグは、エラーが発生していてもエラーを
示さず、したがってTMEフラッグがそれと関連したTME信
号を有しない情報ブロック中の承認ビットが正しいとい
う絶対的な確証として考えられることができないことが
理科されなければならない。承認ビットと共にTMEエラ
ー信号を使用することは、より少ない数の承認ビット、
すなわち例えば３ではなく２にすることを可能にする
が、依然として粗いまたはさらに粗い承認システムを実
現する。
以下、H.261ビデオコーデックの出力ビット流がDECT
無線リンクに対して送信される無線リンクに対して圧縮
されたビデオ信号を送信するための通信システムに適用
されるような本発明の実施例およびその動作原理を添付
図面を参照して説明する。
図１は、無線リンクでビデオ送信を行うための本発明
による装置を使用した通信システムの概略図である。
図２は、図１の装置の１つの概略図である。
図３および４は、情報ブロックおよび情報ブロックの
フレームの構造を示した表である。
図５は、図２に示された装置のさらに詳細な概略図で
ある。
図６は、図２および図５の装置からの典型的なACKビ
ット出力のシーケンスの一例を示した表である。
図７は、図５の装置の回路板の概略図である。
図８は、図７の装置の送信機側の制御装置の回路図で
ある。
図９は、図７の装置の送信機記憶部の回路図である。
図10は、図７の装置の主制御装置の回路図である。
図11は、図７の装置の受信機側の制御装置の回路図で
ある。
図12は、図７の装置の受信機アドレス発生器の回路図
である。
図13は、図７の装置の通路遅延計算器の回路図であ
る。
図14は、図７の装置のFIFOの回路図である。
図15は、図７の装置の受信機バッファ計算器の回路図
である。
図１に示されたシステムは無線リンクでビデオを送信
するために設計され、CCITT推薦H.261および提案された
DECT標準方式に基づいている。64kビット／秒乃至384k
ビット／秒のデータ速度、すなわちH.261およびDECTが
重なる場合が検討された。
DECTとは、1992年のETSIにより認可されたデジタル欧
州コードレス通信標準方式である。それは、同じ周波数
で動作し、1.9GHzの帯域で稼働する複式リンクの両半分
を使用する時分割多重アクセス（TDMA）システムであ
る。ビット流のデータ部分は10m秒のDECTフレームに分
割され、各DECTフレームは24個の時間スロットから成
る。通常、第１の12個の時間スロットは無線固定部分
（RFP）からコードレス携帯部分（CPP）に送信するため
に使用され、最後の12個の時間スロットは逆方向の送信
のために使用される。各時間スロットは10個の周波数の
１つに割当てられ、この現在の周波数の信号対雑音比お
よびビットエラー率が十分な送信にとって非常に劣悪な
ものとなった場合には、フレームベースで別の利用可能
な周波数にホップすることができる。各時間スロットは
320個の利用者ビットを伝送し、最大チャンネル容量は3
84kビット／秒である。無線チャンネルと別の既存の伝
送装置との間の基本な相違はエラー特性である。エラー
特性は３つの主な成分： i.低いRF信号レベルの結果として発生するランダムエラ
ー； ii.変調技術によるあるタイプの干渉および単一のラン
ダムエラーの拡大から生じる短いエラーバースト； iii.深いフェーディング、中断または周波数ホップによ
る長いエラーバーストを有する。
無線リンクに対するBER（ビットエラー率）は典型的
に10-2乃至10-5であり、固定されたリンクに対するもの
より著しく悪い。
フェーディングエラーは、ベルテレホンラボラトリー
（BTLab）の広帯域フェーディングシミュレータ（WFS）
を使用してシミュレートされた。WFSは、レイリーフェ
ーディングを有する付加的ホワイトガウスノイズ（AWG
N）環境中のDECTの特性に対するビットエラーベクトル
を生成する。WFSの出力の解析は、フェーディングが２
つの主な特性を有することを示した： 1.フェーディングはフェーディング間のクリア期間と共
にエラーの非常に高い強度のバーストを生成した； 2.フェーディング中のエラー率は非常に高く、ビットの
半分以上がエラーの可能性があった。
完全なDECT構造において、エラーがほぼ10-3を越えた
場合にハンドオーバーが発生することが留意されなけれ
ばならない。シミュレータにおいて、強力なエラー補正
装置によっても約５％の劣化されたブロックしか補正可
能ではないエラーバーストを有していた。
図１を参照すると、通信システムは、無線アンテナ10
6および108の間に設定された無線リンクによって結合さ
れた本発明による１対の装置102および104を含んでい
る。各装置102および104は、ビデオ信号を入力として受
信し、ライン112でコード化されたビデオ信号のビット
流としてそれらをエンコードするH.261エンコーダ110を
有する。DECTインターフェイス114は、DECT標準方式送
信機116による伝送に適したフォーマットにライン112上
の各ビット流を変換する。装置102は、単一のエンコー
ダ110と関連されている。装置104はインターフェイスネ
ットワーク118を介して遠隔エンコーダ110にDECTインタ
ーフェイス114を接続する。ネットワーク118は、例えば
無線リンクまたはある固定された地上敷設リンクである
ことができる。
各送信機116からのDECT送信は各受信機120で受信さ
れ、受信された信号は各H.261デコーダ122によるデコー
ディングに適したビット流への変換のために各DECTイン
ターフェイス114を介して送られ、ビデオ出力信号を提
供する。
図２を参照すると、H.261エンコーダ／デコーダ110/1
12との間で、およびDECT送信機116とDECT受信機120との
間で流れるデータに関して実行される３つの処理を示し
ている図１の装置102のDECTインターフェイス114がさら
に詳細に示されている。
本発明のARQ方式は、DECT送信機／受信機116,120への
H.261エンコーダ／デコーダ110,122のインターフェイス
を制御するARQ回路板206によって制御される。
エンコーダ110からのコード化されたビット流は、情
報ブロックに必要とされるヘッダ情報のいくつかの内部
的に発生された項目、すなわち送信されるべき次の情報
ブロックに含まれるビデオブロックデータが存在しない
場合に挿入されるスタッフブロックビットと一緒のTSB
およびTFNBとビット流112中の圧縮されたビデオデータ
ブロックを結合するビデオマルチプレクサ204に送られ
る。情報ブロックのヘッダのこれらの項目を発生するこ
の機能はARQ回路板206によって実行されることができる
が、この場合にはこの機能を実行するためにビデオマル
チプレクサ204を再プログラムすることがさらに都合が
良いことが認められた。
バッファ制御信号はビデオマルチプレクサ204からラ
イン113を介してエンコーダ110に送られ、既知の方法で
エンコーダの動作を制御する。
ビデオデータブロック、ヘッダビットおよび制御信号
は、データおよび制御バス210を介してフォワードエラ
ー補正装置（FEC）212に送られる。フォワードエラー検
出の任意の別のシステムが使用されることができるが、
ここで示されるFEC212はリードソロモン（63,59）コー
ドを使用する。FECはチェックビット計算を行い、それ
らを送信するためにそれらをDECT送信機116に適した形
態にするために情報ブロックにチェックサムを付加す
る。
DECT受信機120から受信された情報ブロックは、情報
ブロックが劣化されているか否かを決定し、適切にバス
214で非常にエラー過大（TME）信号を出力するFEC212に
入力される。以下説明されるように、FECはデータが劣
化されているか否かを示すが、何等エラーを補正するこ
とを試みない。
エラーフラッグおよび制御信号と一緒に、情報ブロッ
クは、バス214を介してARQ回路板206の受信機側に送ら
れる。
ARQ回路板206は、もしあるならばどの情報ブロックが
出力ライン220を介してH.261デコーダ122に達するため
にデータバス216を介してビデオデマルチプレクサ218に
出力されなければならないか否かを決定する。
本発明のこの実施例において使用される情報ブロック
構造は、図３に示されている。それは以下のセクション
を含んでいる： ８ビット同期ワードシーケンスの１ビットを含む送信
同期ビット（TSB）； ８ビットフレーム番号の１ビットを含む送信されたフ
レーム番号ビット（TFNB）； 情報ブロックが再送信されたデータブロックを含んで
いるか否かを示す反復フラッグ； 情報ブロックが通常のデータまたはスタッフデータを
含んでいる場合に、それを知らせるスタッフフラッグ； デコーダによって受信された最後の送信同期ビットの
補数に設定された受信同期ビット（RSB）； デコーダによって受信された最後のTFNBの補数に設定
された受信フレーム番号ビット（RFNB）； 遠方の装置によって受信された現在、最後および最後
から２番目の情報ブロックが劣化されずに受信されたか
否かをそれぞれ示す一連の３つの承認ビット（現在のAC
K、以前のACK1、以前のACK2）； ビデオデータブロック； チェックサムビット。
ビデオデータを送信しているこの実施例において、デ
ータブロックがスタッフデータまたはコード化されたビ
デオデータであるか否かを示す単一のビットスタッフフ
ラッグを含むことだけが必要である。その他の適用で
は、例えばオージオ等のスタッフブロックを必要とせ
ず、一方において別の適用はこの実施例の１ビットより
多くのビットを必要とする情報ブロックに含まれるデー
タのタイプのさらに複雑な指示を必要とする可能性があ
る。
図３に示されているような一連の８個の情報ブロック
は、図４に示されている情報ブロックのフレームを形成
する。連続した情報ブロックの８個の送信同期ビットは
８ビット同期ワードシーケンスを形成し、一方対応した
８個の送信フレーム番号ビットは８ビットフレーム番号
を形成する。８ビットフレーム番号は28個の可能なある
アドレスを提供する。同期ワードは、2,048個のアドレ
ス可能な情報ブロックに等しい各情報ブロック番号にさ
らに別の８個のアドレスを提供する８個の異なる位置の
１つにあることができる。
この場合において、選択された同期ワードは0011011
であり、フレーム番号サイクルは連続したフレームで00
00000から1111111までであった。TSBおよびTFNBは、以
下説明されるように送信されるフレーム内の任意の情報
ブロックに対するアドレスを計算するために使用され
る。同様に、RSBおよびRFNBは情報ブロックのアドレス
を与えるために使用されるが、装置がRSBではなくTSBに
同期することを試みるように、補数が使用される。情報
ブロックが遠方の装置によって最後に受信されたことに
ついての情報は、RSBおよびRFNBから同様にして得られ
ることができる。
図５は図２のインターフェイス114の簡単なブロック
図であり、その動作の概略を示している。本発明のARQ
方式は、以下の基本的な動作を含む：データブロックを
送信し、情報ブロック伝送エラーを有して別の装置に到
達したデータブロックを再送信し、受信機バッファ中に
データブロックを受信し、バッファ中の正しい位置に反
復されたデータブロックを挿入する。
H.261エンコーダ（図２参照）からの圧縮されたビデ
オデータは、バス112を介してビデオマルチプレクサ204
に送られる。ビデオマルチプレクサ204は図３に示され
たフォーマットに情報ブロックを組立て、ブロックアド
レスおよび時間スロット長を発生し、それは前に示され
たヘッダ情報のようにARQ回路番206によって代りに発生
されることができる。
通常の動作中、すなわち反復が要求されていないと
き、H.261エンコーダからの圧縮されたビデオデータの
次のブロックはフォワード記憶部502に記憶される。デ
ータブロックがフォワード記憶部502に記憶されるアド
レスは、送信機アドレス計算器504によってTSBおよびTF
NBから計算され、フォワード記憶部502中の適切なメモ
リ位置をアドレスするためにマルチプレクサ506によっ
て使用される。この通常の動作モードにおいて、データ
ブロックはまた最初に説明されたように最後に受信され
た情報ブロックのTSBおよびTFNBの補数であるRSB、RFNB
ヘッダビットを組立てる出力マルチプレクサ508に送ら
れる。
その後、情報ブロックはARQ制御装置500からの選択信
号の動作の下で出力マルチプレクサ508へデータ／制御
バス210を介して送られ、この出力マルチプレクサ508は
情報ブロックをFEC212に送る。FEC212はその情報ブロッ
クについてチェックビット計算を実行し、その情報ブロ
ックに適切なチェックビットを挿入し、遠方の装置への
送信のためにDECT送信機116（図２を参照）に完全な情
報ブロックを送る。
他方において、反復要求が遠方の別の装置から受信さ
れた場合、要求された反復データブロックを含む情報ブ
ロックが代りにDECT送信機116に送られる。この例にお
いて、要求されたデータブロックはビデオマルチプレク
サ204から得られるのではなく、フォワード記憶部502か
ら抽出される。これらの環境において、ARQ制御装置500
はバス208のライン501を介してビデオマルチプレクサ20
4にホールド信号を送る。フォワード記憶部502から読取
られるデータは、最後に受信された情報ブロックのRSB
およびRFNBによって与えられたアドレスである。実際の
アドレスは、フォワード記憶部502に記憶された要求さ
れたデータブロックにアクセスするようにアドレスがマ
ルチプレクサ506に送られる受信アドレス計算器510によ
ってRSBおよびRFNBから計算される。
要求されたデータブロックはフォワード記憶部502か
ら読取られ、今度はそれが再送信される情報ブロックの
アドレスにおいて記憶される。これは、送信機アドレス
がこのためにマルチプレクサ506に供給される送信機ア
ドレス計算器504によって計算された送信機アドレスを
使用することによって達成される。新しい送信機アドレ
スに反復されたデータブロックを記憶することによっ
て、その情報ブロック自身が劣化された場合、それはさ
らに別の反復送信に対して利用できる。
フォワード記憶部502の大きさは、２つの要因、すな
わち；同じデータブロックの許容可能な反復数および両
方向通信システムを形成する２つの装置間の往復遅延に
依存している。前に説明されたように、往復遅延は送信
されている送信機アドレスおよび受信された情報ブロッ
クアドレスとして装置に到達した同じアドレスを含む情
報ブロック間の情報ブロック期間で測定された時間であ
る。許された20の往復遅延および２回の反復により、フ
ォワード記憶部は所定のデータブロックが適切に受信さ
れたものとして承認される前に、受信されるべき連続し
た承認ビット数に依存しているオーバーヘッドと共に40
個のデータブロックを記憶することができなければなら
ない。
以下、データブロックの反復送信が、満足できる承認
を有するために故障時に遠方の装置から受信された情報
に応答してどのようにトリガーされることができるかを
説明する。受信された情報ブロックはまた遠方の装置か
ら圧縮されたビデオデータを含み、それは劣化されてい
なければ、図１のH.261デコーダ122に送られる。
第１の通常の受信動作を考える。この場合、図１のDE
CT受信機120から受信された情報ブロックは受信され、
エラーが検出されているか否かを示すARQ制御装置500に
非常にエラー過大（TME）信号を供給するFEC212に送ら
れる。
エラーが検出されない場合、情報ブロック中の受信さ
れたデータブロックはアドレス発生器514によって計算
された書込みアドレスの位置でバッファ512に記憶され
る。新しい書込みアドレスは非反復、非スタッフブロッ
クが受信された時には必ずアドレス発生器514によって
与えられる。アドレス発生器514はまたバス216を介して
ビデオデマルチプレクサ218に送られるべきバッファ512
から抽出されるべき次のデータブロックに対する読取り
アドレスを提供する。読取りアドレスは、書込みアドレ
スからオフセットを減算することによって発生される。
このオフセットは、許された再送信の数プラス、もし使
用されたならば多重承認ビットに対する許容度により乗
算された通路遅延より大きくなければならない。これは
ダイナミックに計算されることができるが、この実施例
のシステムはオフセットを設定するためにスイッチを使
用する。このオフセットは、反復またはスタッフブロッ
クが受信された場合、バッファから読取るのではなく、
ビデオデマルチプレクサ218にNOPを送信することによっ
て一定に維持される。
劣化ブロックがDECT受信機120で受信された場合、FEC
212はFIFO記憶部516においてアドレス発生器514によっ
て発生された現在の書込みアドレスを記憶するTME信号
によってARQ制御装置500にこれを通知する。
FIFO516は、全てのブロックがエラーである最悪の場
合をカバーするために利用できる再送信の数、プラス多
重承認ビットが使用された場合の付加的な遅延に対する
許容度により乗算された通路遅延に等しい多数のアドレ
スを記憶するのに十分に大きくなければならない。
インターフェイス114はまた装置から最後に送信され
た情報ブロックの送信機アドレスを受信アドレス計算器
510によって決定された受信機アドレスと比較する通路
遅延計算器518を含む。受信機アドレス発生は、受信さ
れた情報ブロックのカウンタ劣化に対してフライホイー
ル回路によって保護される。受信機アドレスは前に送ら
れた送信アドレスであったため、通路遅延または遠方の
装置に達して戻ってくるために要する時間は、連続した
承認ビットに対して要求された任意のオフセットと共に
差計算動作によって情報ブロック期間に関連して計算さ
れることができる。128kビット／秒のリンクに対して約
20個のブロックである通路遅延は、データブロックの反
復送信が発生すると予測される後の情報ブロックを決定
するために使用される。
これは、後に通路遅延がそれぞれ読取られるTMEフラ
ッグを記憶部（図13参照）に記憶することによって達成
される。任意の時間に読取られたTMEフラッグの値は、
現在受信された情報ブロックが反復データブロックを含
むと予測されるか否かの必要な指示を提供する。
ARQ制御装置500は、反復データブロックを含む情報ブ
ロックが劣化されておらず、データブロックが非スタッ
フブロックである場合、バッファ512中の適切な位置に
その反復データブロックを記憶し、したがって別の受信
されたデータブロックに関してその正しい位置に反復デ
ータブロックを位置させるようにFIFO516に前に記憶さ
れたバッファアドレスを使用する。この場合、データは
バッファ512から読取られず、この実施例においてバッ
ファ512から読取りおよび書込みポインタの間にオフセ
ットを維持する書込みアドレスがアドレス発生器514に
よってインクレメントされていないので、ビデオデマル
チプレクサ218に送られる。
反復データブロックを含むと前に決定されていない
が、劣化されて受信された情報ブロックが到達したと
き、そのデータブロックの反復送信が要求されなくて
も、そのデータブロックはバッファ512に記憶される。
データブロックが連続的に反復されない場合、そのデー
タブロックはその中にエラーを有する可能性があるにも
かかわらず最終的にビデオデマルチプレクサに出力され
る。データブロックが反復に成功した場合、劣化されな
いデータブロックはバッファ512中の既に劣化されてい
る可能性があるデータブロックに重ね書きする。
装置が劣化されたデータブロックを受信した場合、そ
れは３つのACKビットがそれに応じて設定された連続し
た情報ブロックを送信し、その一例が劣化情報ブロック
番号２と関連して図６に示されている。ブロック２の現
在のACKフラッグ、ブロック３の前のACK1フラッグ、お
よびブロック４の前のACK2フラッグは、情報ブロック２
の劣化を示すように０に設定される。
所定の情報ブロックに対するACK信号は、ハードウェ
ア制限のために数が選択される３つの連続したブロック
にわたって広げられる。ACKビットは、情報ブロックの
データ流の一部分として遠方の装置に送信される。
図５の装置が情報ブロックを受信するとき、ACKビッ
トは使用前の２つのブロックに対する現在のACKおよび
使用前の１つのブロックに対する前のACK1を記憶するAR
Q制御装置500に到達する。前のACK2ビットは直ぐに使用
される。これは、２つの情報ブロックの遅延が反復デー
タブロックのために導入され、したがってフォワード記
憶部502はただ１つのACKビットが使用された場合より大
きい２つのブロックでなければならないことを意味す
る。また、アドレス発生器514によって発生されたアド
レス差はこの遅延を考慮しなければならない。
図５の装置において、ARQ制御装置500は所定の情報ブ
ロックに対する３つのACKビットを比較する。復帰路に
は２つのエラーが存在している可能性がある。第１に、
情報ブロックはもともと劣化されていないものとしてフ
ラッグを付けられているが、１以上のACKビットは続い
て劣化され、反復が誤って要求される。第２に、データ
ブロックの反復送信が要求されるが、ACKビットは連続
した情報ブロックにおいて劣化され、データブロックを
反復する要求は受信されない。
第２の場合は、情報ブロックが反復データを含むと遠
方の装置が予測しているのだが、その代りに新しいデー
タのブロックが到達するためにさらに深刻である。その
後、劣化した情報ブロックのデータブロックは、フォワ
ード記憶部502中のそのデータブロックのアドレスが失
われてしまうために反復されることができない。エラー
は、バッファ512に記憶された劣化されたブロックが遠
方装置のビデオマルチプレクサ218に到達したときデコ
ード化されたビデオ信号のスクリーン上に現れる。３つ
のACKビットの使用はこのエラー発生の可能性を大幅に
減少するが、いくらかの送信時間を費やす第１の状況が
発生する傾向があるため、それは絶対的に必要なものよ
り多くのブロックが反復されることを意味する。しかし
ながら、反復データブロックが送信されたときにビデオ
マルチプレクサはH.261コーダがホールドすることを要
求するため、それは送信されることを必要とするスタッ
フブロックの数を減少しなければならない。したがっ
て、スループットの全体的な減少はそれ程大きくない。
上記に示された第１のエラーは、遠方の装置が反復ブ
ロックを予測していないためにビデオ信号を再構成する
時にエラーを生じさせず、反復フラッグの検査時にそれ
が受信されたデータブロックを無視し、それを廃棄する
ことを決定する。
エラー検出器は、同じ数のチェックビットを有するエ
ラー検出器／補正装置より高い信頼性のエラー検出を行
い、小量の補正能力は検出信頼性を著しく低下すること
が認められている。したがって、図５のFEC212はARQ制
御装置500にTME信号を供給するためだけに使用され、情
報ブロックを補正する試みはなされず、反対に受信され
た劣化された可能性があるデータブロックを補正するた
めに後の情報ブロックにおいて反復データブロックを得
た時に信頼性が与えられる。
連続した情報ブロックで３つのACKビットを使用するA
RQ方式は、高い強度のエラーバーストに良好に対処する
が、高い連続したエラー率はまた考慮される必要があ
る。選択的な反復ARQ方式に対して、連続したランダム
エラー率を提供するのに最適なブロック寸法は、文献
（Armeldo,MartinsおよびAlves氏らによる“ARQ Protoc
ols with Adaptive Block Size Perform Better over a
Wide Range of Bit Error Rates",IEEE Transactions
on Communications vol.38,1990年６月６日）に記載さ
れているように計算されることができる。スループット
の公式は計算されることが可能であり、 Ｔ＝m.（ａ−pb）で与えられ、 ここでpb＝１−（１−pe）ｎおよびｍ＝（ｎ−ｈ）/nで
あり、 ここで、 pb＝ブロックエラー確率； pe＝ビットエラー確率； ｎ＝ビットにおけるブロック寸法； ｈ＝ブロック中のオーバーヘッドビットの数。
参考文献に示されたグラフから、生じる可能性のある
最大の連続したランダムエラー率は10-3と仮定すると、
最適なブロック寸法は約250ビットであることが認めら
れる。43個の６ビットシンボルと共にリードソロモン方
式を使用すると、これは同期ビットを含む259ビットを
ブロックで提供する。24個のチェックビットおよび９個
のオーバーヘッドチェックビットが存在し（ACKが３度
反復されると仮定すると）： ｎ＝259およびｈ＝33、したがってｍ＝0.873; pe＝0.001、したがって pb＝１−（0.999） 259＝0.228; Ｔ＝0.873×0.772＝0.674 これはスループットが約2/3に過ぎないことを示す。
大きいブロック寸法に対して、それは例えば379ビッ
トブロックに対して悪くなり、Ｔ＝0.624である。した
がって、64kビット／秒の信号で始めた場合、それぞれ3
2kビット／秒の３つのDECT時間スロットを必要とするr6
4/0.674＝95kビット／秒のDECTリンクの帯域幅が必要と
される。
10-3のランダムエラー率に対処することを可能にする
ために、全体で約30乃至35のオーバーヘッドビットを持
つ約250のブロック寸法を考慮することが必要である。
これは、64kビット／秒の呼びに対して３つのDECT時間
スロットを、または128kビット／秒の呼びに対して６つ
の時間スロットを使用することを可能にする。短い期間
で高い強度のバースト（フェーディング）特性は平均が
10-3以下である限り、これよりはるかに高い。
上記の装置に関する実験は、全てのエラーブロックを
成功的に反復するためには少なくとも２度の反復が行わ
れなければならないことを示している。遭遇される往復
遅延を考慮すると、これは、379ビットブロックが使用
された場合には約128個のブロック、或は259ビットブロ
ックが使用された場合には192個のブロックのバッファ5
12の寸法を必要とすることが認められた。これは、384k
ビット／秒で約128m秒、128kビット／秒で384m秒、また
は64kビット／秒で768m秒の遅延を表す。これらは理解
されることができるように非常に大きい遅延を招くた
め、最適なバッファ寸法ではない。遅延を減少する方法
は現在研究中である。
比較すると、ARQなしでインターリービングおよびエ
ラー補正を使用した方式は、同じ遅延ペナルティに対し
て259ビットのブロックを使用して96の深さにインター
リーブすることができた。これは、それらがたまに発生
する場合だけであるが、いくつかの長いエラーバースト
に対処することが可能であった。シミュレートされたフ
ェーディング中のエラーバーストの寸法において周波数
から判断すると、本発明のARQ方式はフェーディング状
況下においてさらに良好に動作すると予測される。
以下、ビデオマルチプレクサ204およびデマルチプレ
クサ218とFEC212との間における図５の装置のその部分
を含んでいるARQ回路板700の回路図である図７を参照し
て図５の装置をさらに詳細に説明する。
クロックバス702は、送信されるべき情報ブロックの
発生に関連したARQ回路板700の同期を維持する制御装置
500を調整するために４ビットクロック信号を有してい
る。
情報ブロックで送信される図２のビデオマルチプレク
サ204によって発生されたTSB、TFNBおよびSFビットと共
にコード化されたビデオデータは、アトリビュートバス
708を介する５ビットの送信機アトリビュート信号と共
にライン706を介して送信機側の制御装置704に入力され
る。
６ビットアトリビュートバス708は、任意の所定の特
定時間にデータバス上のデータのタイプをARQ回路板700
に示す方法を提供する。アトリビュートバス内容は、構
成されて送信されている情報ブロックの項目と同期して
変化する。データタイプはTSB、データチェックサム、
ブロックの終りおよびNOPを含む。各データタイプは、
必要に応じてARQ回路板700の素子によってデータタイプ
の指示を行うように特有の６ビット数を割当てられる。
いくつかのデータタイプ、例えばDECT送信機116を介
して送信されないTMEおよびブロックの終り（EOB）フラ
ッグは、ARQ回路板700によって内部的に使用される。
ビデオデータが送信機側の制御装置704に入力される
ことを送信機アトリビュートが示した場合、データ有効
信号はライン710に出力され、送信機記憶部712に入力さ
れる。情報ブロックの終りが到達したことをバス708上
の送信機アトリビュート信号が示した場合、ブロック信
号の終りはライン714上に出力され、送信機記憶部712に
入力される。送信機側の制御装置704はまた、ライン716
上に出力されて送信機記憶部712に入力される同期信号
を発生する。この同期信号はまた装置の受信機側の動作
を同期するために使用される。
送信機側の制御装置704はまた送信機記憶部712に入力
されるバス718上で10ビットの送信機アドレスを発生す
る。
送信機側の制御装置704は、図８において回路板レベ
ルで示されている。ライン708上の送信機アトリビュー
トは、情報ブロックにおける現在の位置のビットの性質
を示す出力信号を供給するPROM802に入力される。直列
入力並列出力（SIPO）回路804は、フレーム番号が情報
ブロックの各新しいフレームに対して１度インクレメン
トする８個の情報ブロックごとに８ビットフレーム番号
を１度発生する。各セットのフレームの終りにおいて、
フレーム番号エネーブル信号がSIPO804によって発生さ
れ、ライン806を介してラッチ808に送られる。
連続した情報ブロックからのTSBは、フレーム内の情
報ブロック番号により与えられた多数のビットによって
回転された同期ワードをバス812上に出力するSIPO810に
入力される。この回転された同期ワードは、現在の情報
ブロックに対するフレーム内のブロック番号をバス816
上に出力する検索表814に送られる。これは、ラッチ818
に送られる。フレーム番号およびブロック番号は、ラッ
チ808および818によって11ビットの送信機アドレスを形
成するように組合せられ、送信機アドレスバス718上に
出力される。
図７の記憶部712は、フォーワード記憶部502（図５参
照）に送信および、または記憶するために情報ブロック
にヘッダおよびビデオブロックデータを組立てる。
図７の送信機記憶部712は図９にさらに詳細に示され
ており、送信されたまたは送信されようとしている情報
ブロックのビデオデータブロックおよび関連したスタッ
フフラッグを記憶する４個のRAMチップメモリ902を含
む。
ライン714上の送信機側の制御装置704からの送信機の
ブロック終端信号は、フォワード記憶部に記憶され、お
よび、またはホールディングラッチ906を介して送信さ
れるデータブロックを出力するためにプログラム可能な
アレイ904を制御する。送信されるべきデータブロック
は、反復送信が要求された場合に、ラッチ906から読取
られ、RAMメモリ902に記憶される。送信が反復送信なら
ば、送信されるべきデータは、このデータブロックのさ
らに別の反復を行う必要がある場合に、ラッチ906を介
してRAMメモり902から読取られ、チップメモリ902中に
新しいデータブロック位置に再び記憶される。
プログラム可能なアレイ904に対する入力は、図８の
送信機側の制御装置704から得られたライン718上の送信
機アドレスであり、類似した受信機アドレスはライン72
2で最後に受信された情報ブロック、ライン710上のデー
タ有効入力および主制御装置720（図７参照）によって
発生されたライン724上の反復送信選択信号の受信機ア
ドレスである。
反復送信選択ライン724の信号レベルが高くなった場
合、送られるべきデータは最後に受信された情報ブロッ
クの受信機アドレスによって参照された情報ブロックに
存在していたデータブロックの反復送信である。この場
合、データがライン722上の受信機アドレスを使用する
ことによってチップメモリ902から検索されると、この
データはチップメモリ902から読取られ、ラッチ906に送
られ、送信データライン713で送信される。データはま
たライン718から得られた現在の情報ブロックの送信機
アドレスに対する参照を使用することによってラッチ90
6からフォワード記憶メモリチップ902中に読取られて戻
される。
情報ブロックのこの送信も劣化された場合には、それ
は再送信のための将来的な受信アドレスに基づいて検索
されるように記憶部902における適切な位置にある。ラ
ッチ902は、ビデオマルチプレクサがホールドにされて
いない場合、すなわち新しい情報ブロックが送信される
場合に、送信されるべきデータを受信する。情報ブロッ
クは、それが現在の送信機アドレスでRAMメモリ902を記
憶するために利用できるラッチ906に入力する。
ヘッダ情報は、情報が主制御装置720（図７参照）に
よって調整されるライン726を介してラッチ906に入力さ
れる。マルチプレクサ選択信号は、情報が送信のために
メモリ902から読取られるか否か、或は新しいビデオデ
ータブロックが送信されるべきかを決定するマルチプレ
クス選択ライン728（図７参照）上に入力される。ライ
ン716上の送信機同期信号は、ラッチ906のタイミングを
制御する。ライン702上の４ビットクロック信号は図９
の送信記憶部の種々の素子のタイミングを調整する。
遅延ライン910は、ライン702上に入力されたエンコー
ダクロック信号に関して正しい位相を有する制御信号を
供給する。遅延ライン910からの制御信号は、メモリRAM
チップ902へのアクセスのための制御信号を供給するた
めにラッチ908によって使用される。
ライン716上に入力された送信機同期信号はライン730
上に出力される（図７および９参照）。
図10を参照すると、図７の主制御装置720がさらに詳
細に示されている。主制御装置720は、入力ライン732上
の主制御装置720に応答してライン726上にフレーミング
データを供給する状態装置である。それはPROM1002およ
びラッチ1004を含む。ラッチ1002はライン730上の送信
機同期信号を受信し、ヘッダ情報バス732上のヘッダ情
報を受信し、バス734上の受信機同期信号を受信する。
主制御装置の動作は、バス702上のクロック信号によっ
て調整される。主制御装置はライン736上にFIFO制御信
号を供給し、ライン726上にフレーミングデータを供給
し、ライン728上にマルチプレクス選択信号を供給し、
ライン724上に反復送信選択信号を供給し、それらのう
ちの最後の３つは送信機記憶部712に入力される。フレ
ーミングデータおよび出力ライン1106は、ライン734上
で受信されたTSBおよびTFNBビット入力をチェックする
ことによって供給される。ライン736上のFIFO制御信号
は、ヘッダ情報を保持するラッチにアクセスするために
使用される。ライン728上のマルチプレクス選択信号
は、送信機記憶部712のラッチ906中のフレーミングデー
タとビデオデータとの間の選択をするために使用され
る。制御装置720はまたライン724上で反復送信選択信号
を発生する前にACKビットをチェックする。
図７のインターフェイス回路板700の受信機側につい
て説明すると、受信機側制御装置740、FIFO724、通路遅
延発生器744、受信機バッファ746および受信機アドレス
発生器748が設けられている。
図７の受信機側制御装置740は、図11においてさらに
詳細に示されている。６ビットデータバス750は、現在
処理されている情報ブロックの性質を示す。バス750上
の受信機アトリビュート信号は、エネーブルバス752上
でエネーブル信号を供給するように検索表1102および11
04によってデコードされる。バス754上のDECクロック信
号は、図１のDECT受信機120にARQ回路板700の一部分を
同期する。
受信機側制御装置740への別の入力は、ライン758上の
次のブロック反復入力と共にライン756上で最後に受信
された情報ブロックから受信されたデータである。
情報記憶部1106は、エネーブルバス752上の情報、ラ
イン756上の受信されたデータ、ライン758上の次のブロ
ック反復信号およびライン754上のDECクロック信号に応
じて制御信号を出力し、ライン759上にホールドビデオ
マルチプレクサ信号を生成し、ライン760上にバッファ
制御信号を生成し、ライン762上にICインクレメントカ
ウンタを生成し、バス764上に６ビットヘッダ情報信号
を生成する。
PALは、ライン766上に９ビットバッファアドレスを発
生する。
２つの検索表1102および1104は６ビットのアトリビュ
ートバスをデコード化し、要求されたエネーブル信号に
対応した特有のアトリビュートがデコードされたとき、
適切なエネーブル信号が明らかにされる。その後、エネ
ーブル信号は次のラッチツエネーブルまで適切なデータ
有効性を保持するように情報記憶部1106に供給されるラ
ッチエネーブル信号として使用される。
図12を参照すると、受信された情報ブロックのRSBお
よびRFNBへの同期を行い、フライホイール装置にそれら
を結合する図７の受信機アドレス発生器748がさらに詳
細に示されている。受信機アドレス発生器748は受信機
側制御装置740からのライン756上の受信されたデータ、
バス754上の４ビットのクロック信号およびバス752上の
エネーブル信号を入力とする。SIPO1202は、ライン756
から受信された情報ブロックのRFNBに基づいてフレーム
番号を出力し、ライン1204でフレーム番号を出力する。
PROM1211および1212はラッチ同期ワードと新しい同期
ワードを比較し、正しい値は出力ライン1215に出力され
る。正しい値が新しい値と異なっている場合、エラーが
断定され、PAL1215がカウントを開始することを可能に
される。エラー信号が断定された場合、PAL1215はブロ
ックベースでカウントする。エラー信号が断定されない
場合、カウントはリセットされる。カウントが予め定め
られた値（この場合には16）に達した場合、同期は失わ
れると仮定され、同期に対する探索が決定される。探索
が決定される一方で、出力は常に新しい値である。フラ
イホイールが同期に戻ったとき、新しい値は正しい値で
あり、エラー信号は決定されない状態である。
別のSIPO1206は、入来した受信された情報ブロックの
RSBに基づいてバス1208上に同期ワードを供給する。
バス1204および1208上のフレーム番号および同期シー
ケンスはそれぞれ1210として破線で示されているボック
ス内のフライホイール回路に入力され、ライン722上に
粗受信アドレス出力を生成する。
図13を参照すると、図７の通路遅延発生器744が詳細
に示されている。通路遅延発生器744の機能は、受信さ
れるべき次の情報ブロックが反復データブロックを含ん
でいると予測されたときに、次のブロック反復信号を供
給することである。
次のブロック反復信号は、図11を参照して示されてい
るようにライン758上に出力され、受信機側制御装置740
に送られる。エラー過大（TME）信号は、エネーブルバ
ス752からのTMEエネーブル信号と共にバス764から通路
遅延発生器に入力される。TMEおよびTMEエネーブルライ
ンは、送信機記憶部712によって発生されたバス728上の
３ビット遅延クロック信号と共にラッチPAL1302に入力
される。ラッチ1302は、TME記憶部1304に記憶されるTME
信号を発生する。記憶部1304は、現在受信された情報ブ
ロックに対する新しく発生されたTMEフラッグを記憶す
ることによって動作する。TME記憶部1304からの出力
は、装置が一部分である通信システムの通路遅延全体に
等しい一連のアドレスを通ってサイクル化される。した
がって、現在の受信された情報ブロックに対するTMEフ
ラッグは、反復されたデータクロックを含む情報ブロッ
クが後で装置において受信されたときに、記憶部1304か
ら出力される。記憶部1304のアドレスは、現在出力して
いる情報ブロックの送信アドレスおよび現在受信された
情報ブロックの受信アドレスから決定される通路遅延に
基づいてリセットされる。現在送信されたブロックの送
信アドレスは、受信アドレス発生器748からのライン722
上の現在の受信された情報ブロックの受信アドレスと共
にライン718上でプログラム可能なアレイ1306に入力さ
れる。アドレス間の差はプログラム可能なアレイ1306に
よって計算され、PROM1308および1310は絶対差にその差
を変換する。
絶対差は、ライン1312を介してプログラム可能なアレ
イ1306に入力される11ビット値である。TME記憶部1304
の読取りおよび書込み用のアドレスはライン1314上でプ
ログラム可能なアレイ1306から出力され、上記のように
適切な遅延後にゼロにリセットされる。
図14を参照すると、図７のFIFO742がさらに詳細に示
されている。FIFO742の素子のタイミングは、３つのク
ロックバスである遅延クロック728、デクレメント752お
よびENCクロック702によって制御され、このタイミング
がDECTタイミングに結合されたARQ回路板700の受信機側
のタイミングに対して、エンコーダのタイミングに結合
されたARQ回路板の送信機側の動作を調整する。この実
施例において、エンコーダおよびDECT送信機のクロック
は一緒に結合されている。しかしながら、一般に両者の
タイミング間において不整合が生じた場合、FIFOが必要
とされる再タイミングを実施する。
図15を参照すると、図７の受信機バッファ746がさら
に詳細に示されている。図２のビデオデマルチプレクサ
218に出力するための受信機データは、RAM1504からPAL1
502によってライン216上に出力される。ライン756上に
入来した受信機データは、受信機側制御装置740（図11
参照）によってライン766上に与えられたバッファアド
レスでRAM1504に記憶される。受信されたデータが反復
されたブロックでないと予測された場合、すなわち次の
ブロックの反復ブロック信号が低レベルの場合、受信機
側制御装置740は受信機データが記憶されるバッファア
ドレスを供給する。しかしながら、反復フラッグが設定
されない場合、データは記憶されるだけであり、これは
主制御装置によって決定される。反復フラッグは図11の
PAL1106によって解析される。PAL1106において、反復フ
ラッグはライン748上の次のブロック反復（NBR）信号に
比較される。PAL1106は、ライン762上にインクレメント
カウンタを発生し、非反復、非スタッフブロックの受信
時にPAL1108によって発生されたカウンタをインクレメ
ントする。劣化情報ブロックが受信された場合、PAL110
6はライン760上でバッファ制御信号を断定し、PAL1508
は制御信号を発生して、FIFO1506にバッファアドレスを
記憶する。
アドレスは、NBRフラッグだけに注目することによっ
て反復ブロックに対して検索される。PAL1508はNBRビッ
トをチェックし、FIFO1506並びにバッファ1510および15
12に対して適切な制御信号を発生する。反復フラッグ
は、復帰路エラー、すなわち反復されたブロックが予測
された場合の疑似的に反復されたブロックおよび反復さ
れないブロックを検出するためだけに使用される。
装置において受信された最後の３つの連続した情報ブ
ロックの３つの承認ビットは、PAL（示されていない）
中に記憶される。PAL1102および1104によって発生され
たエネーブルバス上の信号は、ラッチされたACK信号が
比較のために主制御装置PROM1002に供給されるようにエ
ネーブル信号を供給する。所定の送信情報ブロックに対
する３つの承認ビットのいずれも認定されない場合、AR
Q回路板は送信されるべき次の情報ブロック中の失敗し
たビデオデータブロックを再送信する。
フロントページの続き (72)発明者 ヘロン、アンドリュー・ピーター イギリス国、アイピー６・８イーアー ル、、イプスウイッチ、ニードハム・マ ーケット，チェインハウス・ロード 44 (72)発明者 ガンビー、スチーブン・リチャード イギリス国、シーオー15・３エイチジェ イ、エセックス、クラクトンーオンーシ ー、セント・オシス・ロード 250 (56)参考文献 特開 昭57−99838（ＪＰ，Ａ) 特開 昭60−254242（ＪＰ，Ａ) 特開 平３−50926（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 1/16 H04L 29/00

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】データブロックを各々が含んでいる情報ブ
    ロックを二重通信システムの別の装置から受信する装置
    であって、該装置は、受信機バッファ（512）と、 該データブロックをこの受信機バッファ（512）内に記
    憶するための制御手段（500）と、 送信機（116）と、 受信された情報ブロックが劣化しているかどうかを決定
    するための手段（212）とを具備し、 前記制御手段（500）は受信された情報ブロックが劣化
    しているかどうかを決定するための手段に応答して、前
    記劣化している情報ブロックのデータブロックの送信を
    反復するように、該別の装置に対する要求を発生するも
    のであり、また、 前記送信機（116）はこの要求を該別の装置に送信する
    ように構成されており、 該装置は該装置と前記別の装置との間における往復通路
    長を決定するための通路長決定手段（518）を具備して
    いて、 前記制御手段（500）は、 （ａ）劣化した情報ブロックを受信すると、劣化した情
    報ブロックのデータブロックが後の情報ブロックにおい
    て反復された場合に記憶されるアドレスとなっている受
    信機バッファアドレスをアドレスメモリ（516）に入れ
    ること、及びデータブロックの反復送信が発生すると期
    待される後の情報ブロックを、決定された通路長に基づ
    いて決定することを行い、また （ｂ）劣化されていない、期待される後の情報ブロック
    を受信したとき、そのデータブロックを受信機バッファ
    512内に該アドレスメモリによって保持されているアド
    レスで記憶することを行なうように構成されている装
    置。
  2. 【請求項２】情報ブロックが反復されたデータブロック
    を含んでいることを示す反復フラッグを設定時にそれぞ
    れ含んでいる情報ブロックを受信し、予測された後の情
    報ブロックの反復フラッグが設定された場合にのみ、予
    測された後の情報ブロックのデータブロックがアドレス
    メモリ（516）によって保持されているアドレスで受信
    機バッファ（512）に記憶されている請求項１記載の装
    置。
  3. 【請求項３】以前にはデータブロックの反復送信を含む
    ことが期待されると決定されなかった、劣化した情報ブ
    ロックについてのブロックが受信機バッファ（512）内
    に記憶されていて、また劣化されていない反復情報ブロ
    ックが受信されるときには、受信機バッファ（512）内
    に記憶されたデータブロックは、オーバーライトされる
    請求項１または２記載の装置。
  4. 【請求項４】別の装置が各情報ブロックと送信アドレス
    を関連させることのできるヘッダデータを有する情報ブ
    ロックを送信するように構成されている手段（204）を
    具備し、前記別の装置によって最後に受信された情報ブ
    ロックの送信アドレスに対応するように設定された受信
    機アドレスを含むヘッダデータを有する情報ブロックを
    送信する別の装置による使用のために、通路長決定手段
    （518）は、データブロックの反復される送信が発生す
    ると予測される後の情報ブロックを決定するために、装
    置によって最後に送信された情報ブロックの送信アドレ
    スと最後に受信された情報ブロックの受信機アドレスと
    を受信するように接続されている請求項１乃至３のいず
    れか１項記載の装置。
  5. 【請求項５】送信機（116）は、最後に受信された情報
    ブロックが劣化されたか否かを示す承認ビットと、初期
    に受信された異なった情報ブロックが劣化されたか否か
    をそれぞれ示すｍ個の別の承認ビット（ｍ≧１）とを含
    むヘッダデータを含む情報ブロックを送信するように構
    成され、制御手段（500）は、（ｍ＋１）個の連続して
    送信されるブロックの承認ビットによって前記反復送信
    の要求を通報するように構成されている請求項１乃至４
    のいずれか１項記載の装置。
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