KR100264029B1 - Method of fabricating semiconductor device having titanium silicide film - Google Patents
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Abstract
실리콘 기판 상에 게이트 산화막과 인이 도핑된(doped) 다결정 실리콘막을 연속적으로 형성한다. 다결정 실리콘막 상에 비정질 티타늄 실리사이드막을 스퍼터링법에 의해서 형성한다. 급속 열 처리(RTP)를 이용하여 10초 내지 2분 범위 내의 기간 동안 700 내지 900℃ 범위 온도의 진공이나 비활성 가스 분위기에서 열 처리를 수행한다. 이 열 처리에 의해서, 비정질 티타늄 실리사이드에서 상전이가 일어나 결정화된 티타늄 실리사이드막을 얻을 수 있다. 이 결정화된 티타늄 실리사이드막과 다결정 실리콘막을 포토리소그래피와 드라이 에칭을 사용하여 패턴화하여, 게이트 전극을 형성한다.A gate oxide film and a phosphorous doped polycrystalline silicon film are successively formed on the silicon substrate. An amorphous titanium silicide film is formed on the polycrystalline silicon film by sputtering. Rapid heat treatment (RTP) is used to perform heat treatment in a vacuum or inert gas atmosphere at a temperature in the range from 700 to 900 ° C. for a period within the range of 10 seconds to 2 minutes. By this heat treatment, phase transition occurs in the amorphous titanium silicide to obtain a crystallized titanium silicide film. The crystallized titanium silicide film and the polycrystalline silicon film are patterned using photolithography and dry etching to form a gate electrode.
Description
본 발명은 저저항 배선과 전극 등의 전기적 특성을 개선하는 티타늄 실리사이드막을 가진 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a titanium silicide film for improving electrical characteristics of low resistance wiring and electrodes.
종래에는, 전극과 배선 등의 전기적 특성을 개선하기 위해서, 전극과 배선 등에 티타늄 실리사이드막을 형성하였고, 이에 의해서 저저항을 갖도록 제조하였다. 도 1a 내지 도 1c는 종래의 반도체 장치의 제조 방법의 공정 단계를 순차적으로 도시한 단면도이다. 보다 상세하게는, 도 1a 내지 도 1c는 MOS 트랜지스터의 게이트 전극의 제조 공정 단계를 도시한다.Conventionally, in order to improve the electrical characteristics of the electrode and the wiring, a titanium silicide film was formed on the electrode and the wiring and the like, thereby producing a low resistance. 1A to 1C are cross-sectional views sequentially showing the process steps of a conventional method for manufacturing a semiconductor device. More specifically, FIGS. 1A-1C show the manufacturing process steps of the gate electrode of a MOS transistor.
먼저, 도 1a에 도시된 바와 같이, 300㎚ 두께를 가진 소자 분리 산화막(402)을 실리콘 기판(401)의 표면에 선택적으로 형성하여 소자 형성 영역(device fabricating region)을 결정한다. 8㎚ 두께를 가진 게이트 산화막(403)을 소자 형성 영역의 표면 상에 형성한 다음에, 인이 주입된 다결정 실리콘막(404)을 게이트 산화막(403)과 소자 분리 산화막(402)의 전면 상에 형성한다.First, as shown in FIG. 1A, a device isolation oxide layer 402 having a thickness of 300 nm is selectively formed on the surface of the silicon substrate 401 to determine a device fabricating region. A gate oxide film 403 having a thickness of 8 nm was formed on the surface of the element formation region, and then a polycrystalline silicon film 404 implanted with phosphorus was formed on the entire surface of the gate oxide film 403 and the device isolation oxide film 402. Form.
도 1b에 도시된 바와 같이, 티타늄 실리사이드 합금 타깃(target)을 이용한 스퍼터링법을 사용하여 티타늄 실리사이드막(405)을 다결정 실리콘막(404) 상에 형성한다.As shown in FIG. 1B, a titanium silicide film 405 is formed on the polycrystalline silicon film 404 using a sputtering method using a titanium silicide alloy target.
도 1c에서는, 다결정 실리콘막(404)과 티타늄 실리사이드막(405)을 포토리소그래피(photolithography) 및 드라이 에칭(dry etching)에 의해서 패턴화하여 게이트 전극(406)을 선택적으로 형성한다.In FIG. 1C, the polycrystalline silicon film 404 and the titanium silicide film 405 are patterned by photolithography and dry etching to selectively form the gate electrode 406.
그 다음에는, 절연막(도시 생략)을 게이트 전극(406)의 측면에 형성한 다음, 실리콘 기판(401)의 표면에 불순물을 선택적으로 주입시켜 불순물 주입층(도시 생략)을 형성한다. 이 불순물 주입층을 활성화시키기 위한 열 처리를 수행하고 소자 형성 영역 상의 절연막의 안정화를 위한 열 처리를 수행한다. 이들 열 처리는 고온에서 수행된다.Next, an insulating film (not shown) is formed on the side of the gate electrode 406, and then an impurity implantation layer (not shown) is formed by selectively implanting impurities into the surface of the silicon substrate 401. Heat treatment for activating the impurity implantation layer is performed and heat treatment for stabilization of the insulating film on the element formation region is performed. These heat treatments are carried out at high temperatures.
비정질막을 디실리사이드화하여 다결정 실리콘막과 티타늄 실리사이드막으로 구성되는 티타늄 폴리사이드막(polyside film)을 형성하는 경우, 실리콘 함유량이 많은 실리콘막을 사용한다. 이에 따라서, 실리사이드막의 수축을 억제할 수 있으므로 전극의 부피 수축을 억제할 수 있다. 그러나, 실리콘 함유량이 많은 이러한 실리사이드막을 사용할 때, 실리콘이 실리사이드막의 결정화 시에 과도하게 피착되어 전극의 저항을 변화시킨다.In the case where the amorphous film is desilicided to form a titanium polyside film composed of a polycrystalline silicon film and a titanium silicide film, a silicon film having a high silicon content is used. Accordingly, the shrinkage of the silicide film can be suppressed, so that the volume shrinkage of the electrode can be suppressed. However, when using such a silicide film having a large silicon content, silicon is excessively deposited at the time of crystallization of the silicide film to change the resistance of the electrode.
즉, 티타늄 폴리사이드막을 원하는 형태로 패턴화한 후에 이 막을 결정화하면, 전극의 가장자리에서 실리콘이 석출되기 쉽고 다음 열 처리 공정에서 이 석출물이 더욱 커지게 된다. 이렇게 되면, 커진 석출물에 의해서 실리사이드막이 여러 부분들로 분단되어, 그 저항이 증가하게 된다.That is, when the titanium polyside film is patterned to a desired shape and the film is crystallized, silicon is easily precipitated at the edge of the electrode, and this precipitate becomes larger in the next heat treatment step. In this case, the silicide film is divided into various parts by the larger precipitate, and the resistance thereof is increased.
종래의 반도체 장치의 제조 방법에서는, 게이트 전극을 형성하기 위해서 패턴화하는 단계 이후에, 절연막을 형성하는 단계, 열 처리를 수행하여 실리콘 기판의 표면에서 불순물 주입층을 활성화시키는 단계, 또는 열 처리를 수행하여 소자 형성 영역 상의 절연막을 안정화시키는 단계가 이어지게 되기 때문에, 열처리 전에 비정질이었던 티타늄 실리사이드막이 결정화된다.In a conventional method for manufacturing a semiconductor device, after the patterning step for forming the gate electrode, forming an insulating film, performing a heat treatment to activate an impurity implantation layer on the surface of the silicon substrate, or a heat treatment Since the step of stabilizing the insulating film on the element formation region is performed, the titanium silicide film, which was amorphous before the heat treatment, is crystallized.
패턴화한 후에 티타늄 실리사이드막을 결정화시킨다면, 게이트 전극의 폭이 변화되어, 결정화된 티타늄 실리사이드의 입자 직경이나 실리콘 석출물의 분포에 따라서 게이트 전극의 저항이 분산되게 된다. 특히, 반도체 장치의 집적화를 높이기 위해서 보다 전극의 폭을 좁히는 경우에는, 안정된 동작이 보장되는 반도체 장치를 높은 수율로 제조하는 것이 불가능하다. 따라서, 게이트 전극의 제조 후에 티타늄 실리사이드막을 결정화시키는 것은 반도체 장치의 제조 공정에서 매우 문제가 된다.When the titanium silicide film is crystallized after patterning, the width of the gate electrode is changed so that the resistance of the gate electrode is dispersed according to the particle diameter of the crystallized titanium silicide or the distribution of silicon precipitates. In particular, in the case where the width of the electrode is further narrowed in order to increase the integration of the semiconductor device, it is impossible to manufacture a semiconductor device with a stable yield and a high yield. Therefore, crystallizing the titanium silicide film after the manufacture of the gate electrode is very problematic in the manufacturing process of the semiconductor device.
본 발명의 목적은 안정된 전기적 특성을 가진 반도체 장치를 높은 수율로 얻을 수 있는, 티타늄 실리사이드막을 가진 반도체 장치 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device having a titanium silicide film, which can obtain a semiconductor device with stable electrical properties with high yield.
본 발명에 따른 티타늄 실리사이드막을 가진 반도체 장치 제조 방법은 반도체 기판 상에 절연막을 형성하는 단계를 포함한다. 다음에는, 이 절연막 상에 소정의 불순물이 도핑된 다결정 실리콘막을 형성한다. 그 다음, 이 다결정 실리콘막 상에 비정질 티타늄 실리사이드막을 형성한다. 그 후, 이 비정질 티타늄 실리사이드막에 열 처리를 수행하여 결정화된 티타늄 실리사이드막을 얻는다. 이 결정화된 티타늄 실리사이드막과 다결정 실리콘막을 패턴화한다.A method of manufacturing a semiconductor device having a titanium silicide film according to the present invention includes forming an insulating film on a semiconductor substrate. Next, a polycrystalline silicon film doped with a predetermined impurity is formed on this insulating film. Then, an amorphous titanium silicide film is formed on this polycrystalline silicon film. Thereafter, the amorphous titanium silicide film is subjected to heat treatment to obtain a crystallized titanium silicide film. The crystallized titanium silicide film and the polycrystalline silicon film are patterned.
본 발명에서는, 비정질 티타늄 실리사이드막을 결정화하기 위한 열 처리 온도는 700 내지 900℃ 범위 내에 있고, 그 기간은 10초 내지 2분 범위 내에 있다. 비정질 티타늄 실리사이드막에 대한 열 처리는 급속 열 처리(rapid thermal process)나 노 어닐링법(furnace annealing method)에 의해서 수행될 수 있다.In the present invention, the heat treatment temperature for crystallizing the amorphous titanium silicide film is in the range of 700 to 900 ° C, and the period is in the range of 10 seconds to 2 minutes. The heat treatment on the amorphous titanium silicide film may be performed by a rapid thermal process or a furnace annealing method.
본 발명에 따른 반도체 장치를 제조하는 다른 방법은, 400℃ 또는 그 보다 높은 기판 온도에서 다결정 실리콘막 상에 결정화된 티타늄 실리사이드막을 형성하는 단계와 결정화된 티타늄 실리사이드막과 다결정 실리콘막을 패턴화하는 단계를 포함한다.Another method of manufacturing a semiconductor device according to the present invention comprises forming a crystallized titanium silicide film on a polycrystalline silicon film at a substrate temperature of 400 ° C. or higher and patterning the crystallized titanium silicide film and the polycrystalline silicon film. Include.
본 발명에 따른 반도체 장치를 제조하는 또 다른 방법은, 400℃ 또는 그 이상의 기판 온도에서 다결정 실리콘막 상에 결정화된 티타늄 실리사이드막을 형성하는 단계, 결정화된 티타늄 실리사이드막에 대해서 열 처리를 수행하는 단계; 및 열 처리가 수행된 결정화된 티타늄 실리사이드막과 다결정 실리콘막을 패턴화하는 단계를 포함한다.Another method of manufacturing a semiconductor device according to the present invention comprises the steps of: forming a crystallized titanium silicide film on a polycrystalline silicon film at a substrate temperature of 400 ° C. or higher, performing heat treatment on the crystallized titanium silicide film; And patterning the crystallized titanium silicide film and the polycrystalline silicon film subjected to heat treatment.
비정질 티타늄 실리사이드막이나 결정화된 티타늄 실리사이드막을 형성하는 단계에서는, 이들 티타늄 실리사이드막들은 티타늄 실리사이드 합금으로 만들어진 타깃을 이용하는 스퍼터링에 의해서 형성될 수 있으며 이 타깃은 1 : 2.1 내지 1 : 2.5 범위의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 구성될 수 있다. 따라서, 1 : 2.1 내지 1 : 2.5 범위의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 구성된 티타늄 실리사이드막을 얻을 수 있다.In the step of forming an amorphous titanium silicide film or a crystallized titanium silicide film, these titanium silicide films may be formed by sputtering using a target made of a titanium silicide alloy, which target is Ti: Si in the range of 1: 2.1 to 1: 2.5. It may be composed of a titanium silicide alloy having a composition ratio. Thus, a titanium silicide film composed of a titanium silicide alloy having a Ti: Si composition ratio in the range of 1: 2.1 to 1: 2.5 can be obtained.
결정화된 티타늄 실리사이드막에 대한 열 처리 온도는 700 내지 900℃ 범위에서 설정될 수 있고, 열 처리 기간은 10초 내지 2분 범위 내에서 설정될 수 있다. 또한, 결정화된 티타늄막에 대한 열 처리는 급속 열 처리나 노 어닐닝법에 의해서 수행될 수 있다.The heat treatment temperature for the crystallized titanium silicide film may be set in the range of 700 to 900 ° C., and the heat treatment period may be set in the range of 10 seconds to 2 minutes. In addition, the heat treatment for the crystallized titanium film may be performed by rapid heat treatment or furnace annealing.
본 발명에서는, 티타늄 실리사이드막과 다결정 실리콘막을 패턴화하기 전에, 티타늄 실리사이드막을 결정화하기 때문에, 패턴화에 의해 게이트 전극 등을 형성한 후 기판 상에서 수행된 열 처리 단계에서 폴리실리콘 막 상의 Si 석출물이 더 크게 성장하는 것을 억제할 수 있어, 티타늄 실리사이드막의 저항 증가를 억제할 수 있다. 본 발명에서는, 이러한 방식으로, 다결정 실리콘막과 티타늄 실리사이드막으로 형성된 전극이나 배선의 패턴화 단계 후에, 티타늄 실리사이드막의 구조 변화로 인해 생기는 전극이나 배선의 폭 변화를 충분히 억제할 수 있으므로, 안정된 전기적 특성을 가진 전극이나 배선 등을 얻을 수 있고, 따라서 반도체 장치에서 보다 고속화된 동작을 실현할 수 있다.In the present invention, since the titanium silicide film is crystallized before the titanium silicide film and the polycrystalline silicon film are patterned, Si precipitates on the polysilicon film are further formed in the heat treatment step performed on the substrate after forming the gate electrode or the like by patterning. The growth can be suppressed significantly, and the increase in resistance of the titanium silicide film can be suppressed. In the present invention, in this manner, after the patterning step of the electrode or the wiring formed of the polycrystalline silicon film and the titanium silicide film, the width change of the electrode or the wiring caused by the structural change of the titanium silicide film can be sufficiently suppressed, so that the stable electrical characteristics It is possible to obtain an electrode, a wiring, and the like having a high voltage, so that a faster speed operation can be realized in a semiconductor device.
도 1a 내지 도 1c는 종래의 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도1A to 1C are cross-sectional views sequentially showing the process steps of a conventional method for manufacturing a semiconductor device.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도.2A to 2C are cross-sectional views sequentially showing the process steps of the method of manufacturing a semiconductor device according to the first embodiment of the present invention.
도 3은 시트 저항과 TiSi2.4막 두께 사이의 관계를 도시한 그래프로, 세로 좌표 축은 시트 저항의 값을 나타내고 가로 좌표 축은 TiSi2.4막 두께의 값을 나타내는 도면.3 is a graph showing the relationship between sheet resistance and TiSi 2.4 film thickness, in which the ordinate axis represents the value of the sheet resistance and the abscissa axis represents the value of the TiSi 2.4 film thickness.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도.4A to 4C are cross-sectional views sequentially showing the process steps of the method of manufacturing a semiconductor device according to the second embodiment of the present invention.
도 5a 내지 도 5c는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도.5A to 5C are cross-sectional views sequentially showing the process steps of the method of manufacturing a semiconductor device according to the third embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101, 201 : P형 실리콘 기판101, 201: P-type silicon substrate
102, 202 : 소자 분리 산화막102, 202: device isolation oxide film
103, 203 : 게이트 산화막103,203: gate oxide film
104, 204 : 다결정 실리콘막104, 204 polycrystalline silicon film
105a : 비정질 티타늄 실리사이드막105a: amorphous titanium silicide film
105b : 결정화된 티타늄 실리사이드막105b: crystallized titanium silicide film
106, 206 : 게이트 전극106,206: gate electrode
이제, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명한다.Embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
<제1 실시예><First Embodiment>
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도이다. 도 2a에 도시된 바와 같이, 300㎚ 두께를 가진 소자 분리 산화막(102)을 P형 실리콘 기판(101)의 표면 상에 선택적으로 형성하는데, 이에 의해서 소자 형성 영역이 정해진다. 이 소자 형성 영역 상에 8㎚ 두께의 게이트 산화막(103)을 형성한 후에는, 게이트 산화막(103)과 소자 분리 산화막(102)의 전면 상에 약 50㎚ 두께로 인이 도핑된 다결정 실리콘막(104)을 형성한다.2A through 2C are cross-sectional views sequentially illustrating the process steps of the method of manufacturing the semiconductor device according to the first embodiment of the present invention. As shown in Fig. 2A, an element isolation oxide film 102 having a thickness of 300 nm is selectively formed on the surface of the P-type silicon substrate 101, whereby the element formation region is defined. After the gate oxide film 103 having an 8 nm thickness is formed on the element formation region, a polycrystalline silicon film doped with phosphorus at a thickness of about 50 nm on the entire surface of the gate oxide film 103 and the element isolation oxide film 102 ( 104).
도 2b에 도시된 바와 같이, 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 타깃을 사용하는 스퍼터링법에 의해서 다결정 실리콘막(104) 상에 100㎚ 두께의 비정질 티타늄 실리사이드막(105a)을 형성한다. 이 스퍼터링의 조건은, 예를 들면, 스퍼터링 전력이 1 내지 5㎾의 범위 내에 있고 압력이 1 내지 20 mTorr의 범위 내에 있다.As shown in FIG. 2B, 100 nm thick amorphous titanium silicide on the polycrystalline silicon film 104 by sputtering using a target made of a titanium silicide alloy having a Ti: Si composition ratio of 1: 2.1 to 1: 2.5. A film 105a is formed. The conditions for this sputtering are, for example, the sputtering power is in the range of 1 to 5 kPa and the pressure is in the range of 1 to 20 mTorr.
그 후에는, 도 2c에 도시된 바와 같이, 급속 열 처리(RTP)를 이용하여 10초 내지 2 분 범위의 기간동안 700 내지 900℃ 범위의 온도로 진공이나 비활성 가스 분위기에서 열 처리를 수행한다. 이에 의해서, 비정질 티타늄 실리사이드막(105a)이 상전이(phase transition)를 일으켜 결정화된 티타늄 실리사이드막(105b)을 얻을 수 있다.Thereafter, as shown in FIG. 2C, rapid heat treatment (RTP) is used to perform heat treatment in a vacuum or inert gas atmosphere at a temperature in the range of 700 to 900 ° C. for a period ranging from 10 seconds to 2 minutes. As a result, the amorphous titanium silicide film 105a may undergo a phase transition to obtain a crystallized titanium silicide film 105b.
결정화된 티타늄 실리사이드막(105b)의 상은 C49나 C54 상이 될 수 있다. 열 처리로서는 노 어닐링법이 이용될 수 있다. 그 외에 열 처리 단계는 두개의 단계로 나누어질 수 있으며, C49 상을 형성한 후에 C54 상을 형성할 수도 있다.The phase of the crystallized titanium silicide layer 105b may be a C49 or C54 phase. The furnace annealing method may be used as the heat treatment. In addition, the heat treatment step may be divided into two stages, and after forming the C49 phase, may also form the C54 phase.
도 2d에 도시된 바와 같이, 포토리소그래피와 드라이 에칭을 이용하여 결정화된 티타늄 실리사이드막(105b)과 다결정 실리콘막(104)을 원하는 형태로 패턴화하므로써 게이트 전극(106)을 제조한다.As shown in FIG. 2D, the gate electrode 106 is manufactured by patterning the crystallized titanium silicide film 105b and the polycrystalline silicon film 104 in a desired shape using photolithography and dry etching.
본 예에서는, 티타늄 실리사이드막과 다결정 실리콘막을 게이트 전극의 형태로 패턴화하기 전에 티타늄 실리사이드막을 결정화하는 방법으로서 급속 열 처리법을 이용한다. 도 3은 시트 저항과 TiSi2.4막의 두께 사이의 관계를 도시한 그래프로서, 세로 좌표 축은 시트 저항의 값을 나타내고 가로 좌표 축은 TiSi2.4막의 두께의 값을 나타낸다. 도 3은 급속 열 처리가 수행되는 경우와 급속 열처리가 수행되지 않는 또 다른 경우의 두 경우에, 게이트 전극층으로서 0.3㎛의 폭을 가진 TiSi2.4막의 시트 저항을 측정하여 얻어진 결과이다. 실선으로 연결된 마크 ○은 RTP를 수행하지 않고 30분간 850℃에서 열 처리를 수행했을 때의 결과를 나타내고, 점선으로 마크 □은 RTP를 수행하지 않고 30분간 900℃에서 열 처리를 수행했을 때의 결과를 나타낸 것이다. 실선으로 연결된 마크 ●은 10초 동안 850℃에서 RTP를 수행한 후에 30분간 850℃에서 열 처리를 수행했을 때의 결과를 나타내고, 점선으로 연결된 ■은 10초 동안 850℃에서 RTP를 수행한 후에 30분간 900℃에서 열 처리를 수행했을 때의 결과를 나타낸 것이다.In this example, a rapid heat treatment method is used as a method of crystallizing the titanium silicide film before patterning the titanium silicide film and the polycrystalline silicon film in the form of a gate electrode. 3 is a graph showing the relationship between the sheet resistance and the thickness of the TiSi 2.4 film, where the axis of ordinate represents the value of the sheet resistance and the axis of abscissa represents the value of the thickness of the TiSi 2.4 film. FIG. 3 shows the results obtained by measuring the sheet resistance of a TiSi 2.4 film having a width of 0.3 μm as the gate electrode layer in both cases where rapid heat treatment is performed and another case where rapid heat treatment is not performed. The solid marks marked with solid lines indicate the results when the heat treatment was performed at 850 ° C. for 30 minutes without performing RTP, and the dashes marked with dashed lines indicate the results when heat treatment was performed at 900 ° C. for 30 minutes without RTP. It is shown. Solid line marks indicate the result when heat treatment was performed at 850 ° C. for 30 minutes after RTP at 850 ° C. for 10 seconds. The result when the heat treatment was performed at 900 degreeC for minutes is shown.
도 3에 도시된 바와 같이, 티타늄 실리사이드막을 RTP로 결정화한 후에 열처리를 수행하는 경우에, 시트 저항은 그 열 처리 동안 온도의 영향을 거의 받지 않는다. 반면에, 티타늄 실리사이드막을 결정화하는 단계를 이용하지 않고 열처리를 수행하는 경우에는, 열 처리의 온도 변화에 따라서 시트 저항이 크게 변화한다.As shown in Fig. 3, when the heat treatment is performed after the titanium silicide film is crystallized by RTP, the sheet resistance is hardly affected by the temperature during the heat treatment. On the other hand, in the case where the heat treatment is performed without using the step of crystallizing the titanium silicide film, the sheet resistance greatly changes according to the temperature change of the heat treatment.
따라서, 티타늄 실리사이드막을 결정화한 후 패턴화에 의해서 게이트 전극을 형성하는 경우, 다결정 실리콘막 상의 실리콘 석출물이 게이트 전극 형성 후에 수행되는 열 처리 단계에서 더 크게 성장되는 것을 억제할 수 있다. 이 경우, 전극 패턴의 치수는 실리콘의 결정 입자의 직경이나 실리콘 석출물의 분포 형태 어느 것에도 영향을 받지 않기 때문에, 전극을 형성한 후에 고온 열 처리 단계에서 티타늄 실리사이드막의 어떠한 구조적 변형도 거의 관찰되지 않으며, 안정된 전기적 특징을 가진 전극을 얻을 수 있다.Therefore, when the gate electrode is formed by patterning after crystallizing the titanium silicide film, it is possible to suppress the growth of the silicon precipitate on the polycrystalline silicon film to be larger in the heat treatment step performed after the gate electrode is formed. In this case, since the dimension of the electrode pattern is not affected by the diameter of the crystal grains of silicon or the distribution form of the silicon precipitate, almost no structural deformation of the titanium silicide film is observed in the high temperature heat treatment step after forming the electrode. In addition, an electrode having stable electrical characteristics can be obtained.
<제2 실시예>Second Embodiment
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도이다. 도 4a에 도시된 바와 같이, P형 실리콘 기판(201)의 표면에 300㎚ 두께를 가진 소자 분리 산화막(202)을 선택적으로 형성하므로써 소자 형성 영역이 정해진다. 소자 형성 영역 상에 8㎚ 두께의 게이트 산화막(203)을 형성한 후, 게이트 산화막(203)과 소자 분리 산화막(202)의 전체 표면 상에 인이 도핑된 다결정 실리콘막(204)을 50㎚ 두께로 형성한다.4A through 4C are cross-sectional views sequentially illustrating the process steps of the method of manufacturing the semiconductor device according to the second embodiment of the present invention. As shown in FIG. 4A, an element formation region is determined by selectively forming a device isolation oxide film 202 having a thickness of 300 nm on the surface of the P-type silicon substrate 201. After forming the gate oxide film 203 having a thickness of 8 nm on the element formation region, the polycrystalline silicon film 204 doped with phosphorus on the entire surfaces of the gate oxide film 203 and the device isolation oxide film 202 is 50 nm thick. To form.
도 4b에 도시된 바와 같이, 1 : 2.1 내지 1 : 2.5 범위의 Ti : Si의 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 타깃을 사용하는 스퍼터링법에 의해서 다결정 실리콘막(204) 상에 100㎚ 두께의 C49 상을 가진 결정화된 티타늄 실리사이드막(205)을 형성한다. 스퍼터링 조건은, 예를 들어 스퍼터링 전력은 1 내지 5㎾ 범위 내에 있고, 압력은 1 내지 20 mTorr 범위 내에 있으며, 기판 온도는 400 내지 600℃ 범위 내에 있다.As shown in Fig. 4B, C49 having a thickness of 100 nm on the polycrystalline silicon film 204 by sputtering using a target made of a titanium silicide alloy having a composition ratio of Ti: Si in the range of 1: 2.1 to 1: 2.5. A crystallized titanium silicide film 205 having a phase is formed. Sputtering conditions are, for example, the sputtering power is in the range of 1 to 5 kPa, the pressure is in the range of 1 to 20 mTorr, and the substrate temperature is in the range of 400 to 600 ° C.
그 다음에는, 도 4c에 도시된 바와 같이, 결정화된 티타늄 실리사이드막(205)과 다결정 실리콘막(203)을 포토리소그래피와 드라이 에칭을 이용하여, 원하는 형태로 패턴화하여 게이트 전극(206)을 형성한다.Next, as shown in FIG. 4C, the crystallized titanium silicide film 205 and the polycrystalline silicon film 203 are patterned into a desired shape by using photolithography and dry etching to form the gate electrode 206. do.
이러한 방식으로 반도체 장치를 제조하면, 다결정 실리콘막 상의 실리콘 석출물이 게이트 전극을 형성한 후에 수행되는 열처리 단계에서 더 크게 성장되는 것을 억제할 수 있다. 이 경우에, 전극 패턴의 치수가 실리콘의 결정 입자의 직경이나 석출된 실리콘들의 분포 형태 어느 것에도 영향을 받지 않기 때문에, 전극 형성 후 고온 열 처리 단계에서 티타늄 실리사이드막에서 어떠한 구조적 변형도 거의 관찰되지 않으며, 안정된 전기적 특성을 가진 전극을 얻을 수 있다.By manufacturing the semiconductor device in this manner, it is possible to suppress the silicon precipitate on the polycrystalline silicon film from growing larger in the heat treatment step performed after the gate electrode is formed. In this case, since the dimension of the electrode pattern is not affected by the diameter of the crystal grains of silicon or the distribution form of precipitated silicon, almost no structural deformation is observed in the titanium silicide film in the high temperature heat treatment step after electrode formation. In addition, an electrode having stable electrical characteristics can be obtained.
제2 실시예에서는, 막 형성 중에 티타늄 실리사이드막을 결정화하기 때문에, 제1 실시예와 비교할 때 그 제조 과정이 보다 간단해질 수 있다.In the second embodiment, since the titanium silicide film is crystallized during film formation, the manufacturing process can be simplified as compared with the first embodiment.
<제3 실시예>Third Embodiment
도 5a 내지 도 5c는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도이다. 도 5a에 도시된 바와 같이, P형 실리콘 기판(301)의 표면에 300㎚ 두께를 가진 소자 분리 산화막(302)을 선택적으로 형성하므로써 소자 형성 영역이 정해진다. 이 소자 형성 영역 상에 8㎚ 두께의 게이트 산화막(303)을 형성한 후, 50㎚ 두께로 인이 도핑된 다결정 실리콘막(304)을 게이트 산화막(303)의 전면과 소자 분리 산화막(302) 상에 형성한다.5A through 5C are cross-sectional views sequentially illustrating the process steps of the method of manufacturing the semiconductor device according to the third embodiment of the present invention. As shown in FIG. 5A, an element formation region is determined by selectively forming a device isolation oxide film 302 having a thickness of 300 nm on the surface of the P-type silicon substrate 301. After forming a gate oxide film 303 having a thickness of 8 nm on the element formation region, a polycrystalline silicon film 304 doped with phosphorus at a thickness of 50 nm is formed on the entire surface of the gate oxide film 303 and on the element isolation oxide film 302. To form.
도 5b에 도시된 바와 같이, 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 타깃을 사용하는 스퍼터링 방법에 의해서 다결정 실리콘막(304) 상에 100㎚ 두께의 C49 상을 가진 C49 상 티타늄 실리사이드막(305b)을 형성한다. 그 스퍼터링 조건에서, 예를 들어 압력은 1 내지 20 mTorr 범위 내에 있고 기판의 온도는 400 내지 600℃ 범위 내에 있다.As shown in FIG. 5B, a 100 nm thick C49 phase was deposited on the polycrystalline silicon film 304 by a sputtering method using a target made of a titanium silicide alloy having a Ti: Si composition ratio of 1: 2.1 to 1: 2.5. The titanium silicide film 305b having the C49 phase is formed. In its sputtering conditions, for example, the pressure is in the range of 1 to 20 mTorr and the temperature of the substrate is in the range of 400 to 600 ° C.
그 다음에는, 도 5c에 도시된 바와 같이, 급속 열 처리에 의해서 10초 내지 2분 범위 내의 기간 동안 700 내지 900℃ 범위 내의 온도에서 열 처리를 수행한다. 이에 의해서 C49 상 티타늄 실리사이드막(305b)은 C54 상 티타늄 실리사이드막(305c)으로 상전이된다. 열 처리 방법으로 노 어닐링법이 사용될 수 있다.Then, as shown in FIG. 5C, the heat treatment is performed by rapid heat treatment at a temperature in the range of 700 to 900 ° C. for a period in the range of 10 seconds to 2 minutes. As a result, the C49 phase titanium silicide layer 305b is phase-transformed to the C54 phase titanium silicide layer 305c. The furnace annealing method may be used as the heat treatment method.
또한, 도 5d에 도시된 바와 같이, C54 상 티타늄 실리사이드막(305c)과 다결정 실리콘막(304)을 포토리소그래피와 드라이 에칭을 이용하여 원하는 형태로 패턴화하여 게이트 전극(306)을 형성한다.In addition, as shown in FIG. 5D, the C54 phase titanium silicide film 305c and the polycrystalline silicon film 304 are patterned to a desired shape by using photolithography and dry etching to form the gate electrode 306.
이러한 방식으로 반도체 장치를 제조하면, 다결정 실리콘막 상의 실리콘 석출물이 게이트 전극을 형성한 후에 수행되는 열 처리 단계에서 더 크게 성장되는 것을 억제할 수 있다. 이 경우에는, 전극 패턴의 치수는 실리콘의 결정 입자의 크기와 석출된 실리콘들의 분포 형태 어느 것에도 영향을 받지 않기 때문에, 전극 형성 후 고온 열 처리 단계에서 티타늄 실리사이드막에서의 구조적 변형이 거의 관찰되지 않으며, 안정된 전기적 특성을 갖는 전극을 얻을 수가 있다.By manufacturing the semiconductor device in this manner, it is possible to suppress the silicon precipitate on the polycrystalline silicon film from growing larger in the heat treatment step performed after the gate electrode is formed. In this case, since the dimension of the electrode pattern is not affected by the size of the crystal grains of silicon and the distribution form of the deposited silicon, almost no structural deformation in the titanium silicide film is observed in the high temperature heat treatment step after electrode formation. And an electrode having stable electrical characteristics can be obtained.
제3 실시예에서는, 막 형성 중에 티타늄 실리사이드막을 결정화한 다음, 결정화된 티타늄 실리사이드막에 대해서 열처리를 더 수행하므로, 이 막의 결함 밀도가 크게 감소되어 전기적 특성이 더욱 안정화될 수 있다.In the third embodiment, since the titanium silicide film is crystallized during film formation, and then heat treatment is further performed on the crystallized titanium silicide film, the defect density of the film can be greatly reduced and the electrical properties can be further stabilized.
상술된 제1 내지 제3 실시예에서는, 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 타깃을 사용한 스퍼터링 방법에 의해서 비정질 및 결정화된 티타늄 실리사이드막들을 형성하였다. 이에 의해서, 얻어진 막의 Ti : Si 조성비는 1 : 2.1 내지 1 : 2.5 범위 내에 있다. Si 대 Ti의 양의 비가 2.1보다 작다면, 티타늄 실리사이드막이 물리적으로 여러 부분들로 분단되어, 시트 저항의 분산이 생길 수도 있다. 반면에, Si 대 Ti의 양의 비가 2.5보다 크다면, 실리콘 석출물이 증가되어, 시트 저항의 분산이 생길 수도 있다. 따라서, 1 : 2.1 내지 1 : 2.5 범위 내의 Ti : Si 조성비를 가진 티타늄 알루미늄 합금으로 만들어진 타깃을 사용하는 스퍼터링법을 1 : 2.1 내지 1 : 2.5 범위 내의 Ti : Si 조성비를 가진 티타늄 실리사이드막을 형성하는데 이용할 수 있다.In the first to third embodiments described above, amorphous and crystallized titanium silicide films were formed by a sputtering method using a target made of a titanium silicide alloy having a Ti: Si composition ratio of 1: 2.1 to 1: 2.5. Thereby, the Ti: Si composition ratio of the obtained film exists in the range of 1: 2.1-1: 2.5. If the amount ratio of Si to Ti is less than 2.1, the titanium silicide film may be physically divided into several parts, resulting in dispersion of sheet resistance. On the other hand, if the amount ratio of Si to Ti is greater than 2.5, silicon precipitates may increase, resulting in dispersion of sheet resistance. Therefore, a sputtering method using a target made of a titanium aluminum alloy having a Ti: Si composition ratio in the range of 1: 2.1 to 1: 2.5 can be used to form a titanium silicide film having a Ti: Si composition ratio in the range of 1: 2.1 to 1: 2.5. Can be.
게이트 전극을 형성하는 경우에 한정해서 상기의 실시예들을 설명하였지만, 다결정 실리콘막과 티타늄 실리사이드막으로 구성되고, 안정된 전기적 특성을 가진 배선 등도 이와 유사한 방식으로 형성한다.Although the above embodiments have been described only in the case of forming the gate electrode, a wiring composed of a polycrystalline silicon film and a titanium silicide film and having stable electrical characteristics are formed in a similar manner.
본 발명에 따른 반도체 제조 방법에서 전극 폭에 의존하는 막 구조를 가진 실리사이드막을 형성한다. 본 발명은 고온 열 처리 공정에서의 실리사이드막의 구조 변화를 충분히 억제할 수 있어 높은 수율과 함께 안정된 동작을 얻을 수 있는 효과가 있다. 또한, 이에 의해서, 고속화된 집적 회로를 구현할 수 있다.In the semiconductor manufacturing method according to the present invention, a silicide film having a film structure depending on the electrode width is formed. The present invention can sufficiently suppress the structural change of the silicide film in the high temperature heat treatment step, and thus has an effect of obtaining a stable operation with a high yield. In addition, it is possible to implement a high speed integrated circuit.
Claims (21)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9026845A JPH10223561A (en) | 1997-02-10 | 1997-02-10 | Manufacture of semiconductor device |
| JP97-026845 | 1997-02-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980071201A KR19980071201A (en) | 1998-10-26 |
| KR100264029B1 true KR100264029B1 (en) | 2000-09-01 |
Family
ID=12204620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980003695A KR100264029B1 (en) | 1997-02-10 | 1998-02-09 | Method of fabricating semiconductor device having titanium silicide film |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10223561A (en) |
| KR (1) | KR100264029B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3988342B2 (en) * | 1998-12-29 | 2007-10-10 | 株式会社ハイニックスセミコンダクター | Method for forming gate electrode of semiconductor element |
| JP2000332241A (en) | 1999-05-20 | 2000-11-30 | Nec Corp | Manufacture of semiconductor device |
| KR100497474B1 (en) * | 2003-06-20 | 2005-07-01 | 주식회사 하이닉스반도체 | Method of forming gate electrode in semiconductor device |
-
1997
- 1997-02-10 JP JP9026845A patent/JPH10223561A/en active Pending
-
1998
- 1998-02-09 KR KR1019980003695A patent/KR100264029B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10223561A (en) | 1998-08-21 |
| KR19980071201A (en) | 1998-10-26 |
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