JP2000082811A - Semiconductor device wish titanium silicide film and manufacture thereof - Google Patents

Semiconductor device wish titanium silicide film and manufacture thereof

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JP2000082811A
JP2000082811A JP10272098A JP27209898A JP2000082811A JP 2000082811 A JP2000082811 A JP 2000082811A JP 10272098 A JP10272098 A JP 10272098A JP 27209898 A JP27209898 A JP 27209898A JP 2000082811 A JP2000082811 A JP 2000082811A
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JP
Japan
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film
titanium
silicon
silicide
semiconductor device
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JP10272098A
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Japanese (ja)
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Tsutomu Asakawa
勉 浅川
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having a titanium silicide film suppressing the achievement of fine wiring effect even if gate length or wiring width is reduced as well as manufacture thereof. SOLUTION: In order to manufacture a semiconductor device with a titanium silicide film, a metallic film 11 is formed by sputtering titanium on a gate electrode 14 and impurity layers 18 also tungsten on the metallic film 11 further sputtering tungsten on the metallic film 11 to form a protective film 15 and then the protective film 15, the titanium metallic film 11, the gate electrode 14 and the impurity layers 18 are heat-treated to be respectively reacted with the metallic film 11 for silicification so as to form titanium silicide films 13. Through these procedures, the achievelement of fine wiring effect can be suppressed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、チタンシリサイド
膜を備えた半導体装置及びその製造方法に関するもので
ある。特には、半導体装置の多結晶シリコンよりなるゲ
ート電極及びシリコン基板表面不純物層等、シリコン含
有層上にチタンシリサイド膜を有する半導体装置及びそ
の製造方法に関するものである。
[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device having a titanium silicide film and a method of manufacturing the same. In particular, the present invention relates to a semiconductor device having a titanium silicide film on a silicon-containing layer such as a gate electrode made of polycrystalline silicon and a silicon substrate surface impurity layer of a semiconductor device, and a method of manufacturing the same.

【0002】[0002]

【従来の技術】半導体装置の高速化及び高集積化のため
の手段として、いわゆるサリサイド(Self-Aligned-Sil
icide)技術が用いられている。これは例えば、図11
に示すようなMOS型半導体装置におけるゲート電極2
2の表面上及びシリコン基板20に形成した不純物領域
24、すなわちシリコン含有層の上に自己整合的に金属
シリサイド層26を形成するものである。このような金
属シリサイド層26の抵抗を低く抑えることが、回路の
高速化に望ましい。
2. Description of the Related Art As means for increasing the speed and integration of a semiconductor device, so-called salicide (Self-Aligned-Sil
icide) technology. This is, for example, FIG.
Gate electrode 2 in a MOS type semiconductor device as shown in FIG.
2, a metal silicide layer 26 is formed in a self-aligning manner on the impurity region 24 formed on the silicon substrate 20, that is, on the silicon-containing layer. It is desirable to keep the resistance of the metal silicide layer 26 low in order to speed up the circuit.

【0003】[0003]

【発明が解決しようとする課題】しかし、上記のチタン
シリサイド膜を利用する手法では、配線を細くした場合
に、細線効果と呼ばれる問題が生ずることが判明してき
ている。
However, it has been found that the technique using the above-mentioned titanium silicide film causes a problem called a fine line effect when the wiring is made thin.

【0004】すなわち、高集積化を図るためにゲート電
極の幅などを細くしていくと、チタンシリサイド層にお
ける抵抗のばらつきが大きくなること、及び、抵抗の平
均値が大きくなること、という2つの問題が発生する。
[0004] That is, when the width of the gate electrode or the like is reduced to achieve high integration, there are two problems: a variation in the resistance of the titanium silicide layer; and an increase in the average value of the resistance. Problems arise.

【0005】この原因は次のようなものと考えられる。
チタンシリサイドには高抵抗(100Ω・cm程度)の
結晶構造(C49)と、低抵抗(15Ω・cm程度)の
結晶構造(C54)の2つがある。高抵抗の結晶構造
(C49)は400℃程度の低温で形成されるのに対し
て低抵抗の結晶構造(C54)は700℃程度の高温で
形成される。このため、配線が細線化するにしたがって
高抵抗の結晶構造から低抵抗の結晶構造への層転移が阻
害され高抵抗結晶の比率が高くなってしまう。また、配
線が細線化するにしたがって低抵抗結晶と高抵抗結晶の
比率のばらつきが大きくなってしまう。このような事か
ら、上記の問題が発生すると考えられる。
The cause is considered as follows.
Titanium silicide has two crystal structures: a high resistance (about 100 Ω · cm) crystal structure (C49) and a low resistance (about 15 Ω · cm) crystal structure (C54). The high-resistance crystal structure (C49) is formed at a low temperature of about 400 ° C., whereas the low-resistance crystal structure (C54) is formed at a high temperature of about 700 ° C. For this reason, as the wiring becomes thinner, the layer transition from a high-resistance crystal structure to a low-resistance crystal structure is hindered, and the ratio of high-resistance crystals increases. Further, as the wiring becomes thinner, the variation in the ratio between the low-resistance crystal and the high-resistance crystal increases. From such a thing, it is considered that the above problem occurs.

【0006】また、チタンシリサイド層において高抵抗
の結晶構造から低抵抗の結晶構造への層転移が阻害され
る原因として、チタンシリサイド膜中への酸素の混入と
チタンシリサイド膜の応力の影響が考えられる。
Further, as a cause of the inhibition of the layer transition from the high-resistance crystal structure to the low-resistance crystal structure in the titanium silicide layer, it is considered that oxygen is mixed into the titanium silicide film and the influence of the stress of the titanium silicide film. Can be

【0007】上述したチタンシリサイド膜中への酸素の
混入を防止する方法としては、以下のような製造方法が
考えられていた。
As a method for preventing oxygen from being mixed into the titanium silicide film described above, the following manufacturing method has been considered.

【0008】(1)チタンをスパッタリングすることに
よって金属膜を形成する。
(1) A metal film is formed by sputtering titanium.

【0009】(2)次いで窒素雰囲気中でチタンをスパ
ッタリングすることにより金属膜上に酸素混入防止の保
護膜として窒化チタン膜を形成する。
(2) Then, a titanium nitride film is formed on the metal film by sputtering titanium in a nitrogen atmosphere as a protective film for preventing oxygen from entering.

【0010】(3)これに加熱処理を行い、チタンから
なる金属膜をシリサイド化する。
(3) This is subjected to a heat treatment to silicide the metal film made of titanium.

【0011】(4)最後にシリサイド化されていない不
要なチタン膜及び窒化チタンからなる保護膜をエッチン
グして除去する。
(4) Finally, the unnecessary titanium film and the protective film made of titanium nitride which are not silicided are removed by etching.

【0012】しかしながら、このような窒化チタンを保
護膜として用いる手法によって製造した半導体装置で
は、チタンシリサイド膜中の応力の影響を完全に回避す
ることができない。このため、ゲート電極などの配線幅
がおよそ0.3μm以下ではチタンシリサイド層におけ
る抵抗のばらつきが大きくなること、及び、抵抗の平均
値が大きくなること、という2つの問題を充分に解決す
ることができない。
However, in a semiconductor device manufactured by such a method using titanium nitride as a protective film, the influence of stress in the titanium silicide film cannot be completely avoided. Therefore, when the wiring width of the gate electrode or the like is about 0.3 μm or less, it is possible to sufficiently solve the two problems that the dispersion of the resistance in the titanium silicide layer becomes large and that the average value of the resistance becomes large. Can not.

【0013】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ゲート電極などの配線幅
がおよそ0.3μmより細くなっても抵抗のばらつきが
小さく、かつ、抵抗の平均値が小さいチタンシリサイド
膜を備えた半導体装置及びその製造方法を提供すること
にある。また、本発明の目的は、ゲート長又は配線幅を
細くしても細線効果の発生を抑制したチタンシリサイド
膜を備えた半導体装置及びその製造方法を提供すること
にある。
The present invention has been made in consideration of the above circumstances, and has as its object to reduce the variation in resistance even when the wiring width of a gate electrode or the like becomes smaller than about 0.3 μm, and to reduce the resistance. It is an object of the present invention to provide a semiconductor device provided with a titanium silicide film having a small average value of and a method for manufacturing the same. Another object of the present invention is to provide a semiconductor device provided with a titanium silicide film in which a thin line effect is suppressed even when a gate length or a wiring width is reduced, and a method for manufacturing the same.

【0014】[0014]

【課題を解決するための手段】上記課題を解決するた
め、本発明の第1態様に係る半導体装置の製造方法は、
以下の工程を備えたことを特徴とする。
In order to solve the above-mentioned problems, a method for manufacturing a semiconductor device according to a first aspect of the present invention comprises:
The method includes the following steps.

【0015】(a)シリコン基板の上に、素子分離膜、
ゲート絶縁膜、ゲート電極、側壁、及び、不純物層を形
成する工程と、(b)前記シリコン基板、前記ゲート電
極、前記側壁、前記不純物層、及び素子分離膜上に、さ
らにチタンをスパッタリングして金属膜を形成する工程
と、(c)チタンのスパッタリングに連続して、前記チ
タン膜上にタングステンをスパッタリングして、保護膜
を形成する工程と、(d)前記金属膜、前記保護膜、前
記シリコン基板上の不純物層、及び、前記ゲート電極を
加熱処理して前記シリコン基板上の不純物層及び前記ゲ
ート電極上にチタンシリサイドを主成分とするシリサイ
ド膜を製造する工程と、(e)前記側壁及び前記素子分
離膜上に残留した金属膜及び保護膜をエッチングにより
除去する工程。
(A) An element isolation film on a silicon substrate
Forming a gate insulating film, a gate electrode, a side wall, and an impurity layer; and (b) further sputtering titanium on the silicon substrate, the gate electrode, the side wall, the impurity layer, and the element isolation film. Forming a metal film; (c) forming a protective film by sputtering tungsten on the titanium film following the sputtering of titanium; and (d) forming the protective film on the titanium film. Heating the impurity layer on the silicon substrate and the gate electrode to produce a silicide film containing titanium silicide as a main component on the impurity layer on the silicon substrate and the gate electrode; And removing the metal film and the protective film remaining on the device isolation film by etching.

【0016】これにより、細線効果がなく抵抗のばらつ
きが小さく、かつ、抵抗の平均値が小さいチタンシリサ
イド層を配線層とすることができ、高速化及び高集積化
を図った半導体装置を製造することができる。
As a result, a titanium silicide layer having no thin wire effect, a small variation in resistance, and a small average value of resistance can be used as a wiring layer, and a semiconductor device with high speed and high integration is manufactured. be able to.

【0017】本発明の第2態様に係る半導体装置は、以
下の構造を備えたことを特徴とする。
A semiconductor device according to a second aspect of the present invention has the following structure.

【0018】(a)シリコン基板上に配置されたゲート
絶縁膜、側壁、不純物層、及び素子分離膜と、(b)前
記ゲート絶縁膜上に配置されたゲート電極と、(c)前
記不純物層の上に配置され、前記不純物層の上にチタン
をスパッタリングして形成した金属膜およびそれに連続
してスパッタリングされたタングステンからなる保護膜
を加熱処理した場合に製造されるチタンシリサイドを主
成分とするシリサイド膜と同じ組成を有するシリサイド
膜と、(d)前記ゲート電極の上に配置され、前記ゲー
ト電極の上にチタンをスパッタリングして形成した金属
膜およびそれに連続してスパッタリングされたタングス
テンからなる保護膜を加熱処理した場合に製造されるチ
タンシリサイドを主成分とするシリサイド膜と同じ組成
を有するシリサイド膜。
(A) a gate insulating film, a side wall, an impurity layer, and an element isolation film disposed on a silicon substrate; (b) a gate electrode disposed on the gate insulating film; and (c) the impurity layer. And a titanium silicide produced as a main component when a metal film formed by sputtering titanium on the impurity layer and a protective film made of tungsten sputtered continuously thereon are subjected to heat treatment. A protection film comprising: a silicide film having the same composition as the silicide film; and (d) a metal film disposed on the gate electrode and formed by sputtering titanium on the gate electrode and tungsten continuously sputtered thereon. A silicide having the same composition as a silicide film containing titanium silicide as a main component produced when the film is subjected to a heat treatment. Film.

【0019】これにより、細線効果がなく抵抗のばらつ
きが小さく、かつ、抵抗の平均値が小さいチタンシリサ
イド層を配線層とすることができ、高速化及び高集積化
を図った半導体装置を製造することができる。
As a result, a titanium silicide layer having no thin wire effect, a small variation in resistance and a small average value of resistance can be used as a wiring layer, and a semiconductor device with high speed and high integration is manufactured. be able to.

【0020】本発明の第3態様に係るチタンシリサイド
膜を備えた半導体装置の製造方法は、以下の工程を備え
たことを特徴とする。
A method of manufacturing a semiconductor device having a titanium silicide film according to a third aspect of the present invention includes the following steps.

【0021】(a)シリコン含有層上に、チタンをスパ
ッタリングして金属膜を形成する工程と、(b)チタン
のスパッタリングに連続して、前記チタン膜上にタング
ステンをスパッタリングして、保護膜を形成する工程
と、(c)前記金属膜及び保護膜を加熱処理して前記シ
リコン含有層上にチタンシリサイド主成分とするシリサ
イド膜を製造する工程と、(d)前記金属膜及び保護膜
のうち、シリサイド化されずに残留した金属膜及び保護
膜をエッチングにより除去する工程。
(A) a step of forming a metal film by sputtering titanium on the silicon-containing layer; and (b), following the sputtering of titanium, sputtering tungsten on the titanium film to form a protective film. Forming; (c) heat-treating the metal film and the protective film to produce a silicide film containing titanium silicide as a main component on the silicon-containing layer; and (d) the metal film and the protective film. Removing the metal film and the protective film remaining without being silicided by etching.

【0022】これにより、上記半導体に限らず、チタン
シリサイド層を備える半導体装置などを製造することが
できる。
Thus, not only the above semiconductor but also a semiconductor device having a titanium silicide layer can be manufactured.

【0023】本発明の第4態様に係る半導体装置は、シ
リコン含有層と、前記シリコン含有層上に配置され、前
記シリコン含有層上にチタンをスパッタリングして金属
膜を形成しそれに連続してタングステンをスパッタリン
グして保護膜を形成し前記保護膜、前記金属膜及び前記
シリコン含有層を加熱処理した場合に前記シリコン含有
層上に製造されるチタンシリサイドを主成分とするシリ
サイド膜と同じ組成を有するシリサイド膜と、を備えた
ことを特徴とする。
A semiconductor device according to a fourth aspect of the present invention is a semiconductor device comprising: a silicon-containing layer; a metal film formed by sputtering titanium on the silicon-containing layer; Has the same composition as the silicide film containing titanium silicide as a main component produced on the silicon-containing layer when the protective film is formed by sputtering to form the protective film, and the heat treatment of the protective film, the metal film and the silicon-containing layer. And a silicide film.

【0024】これにより、上記半導体に限らず、チタン
シリサイド層を備える半導体装置などを提供することが
できる。
Thus, not only the semiconductor described above, but also a semiconductor device having a titanium silicide layer can be provided.

【0025】本発明の第5態様に係るチタンシリサイド
膜を備えた半導体装置の製造方法は、シリコン含有層上
にチタン金属膜を形成する工程と、該チタン金属膜上に
タングステン保護膜を形成する工程と、該タングステン
保護膜、該チタン金属膜及び該シリコン含有層を熱処理
することにより、該シリコン含有層と該チタン金属膜と
を反応させてシリサイド化する工程と、を具備すること
を特徴とする。また、上記シリコン含有層が、シリコン
基板上に形成された多結晶シリコンよりなるゲート電極
又はシリコン基板に形成された不純物層であっても良
い。
In a method of manufacturing a semiconductor device having a titanium silicide film according to a fifth aspect of the present invention, a step of forming a titanium metal film on a silicon-containing layer and forming a tungsten protective film on the titanium metal film Heat treating the tungsten protective film, the titanium metal film, and the silicon-containing layer to cause the silicon-containing layer and the titanium metal film to react with each other to form a silicide. I do. Further, the silicon-containing layer may be a gate electrode made of polycrystalline silicon formed on a silicon substrate or an impurity layer formed on a silicon substrate.

【0026】第5態様に係るチタンシリサイド膜を備え
た半導体装置の製造方法では、保護膜としてタングステ
ンを用いることにより、シリサイド化させる際にシリサ
イド膜中に応力が発生するのを抑えることができる。こ
れにより、高抵抗の結晶構造(C49)から低抵抗の結
晶構造(C54)への層転移が起こりやすいチタンシリ
サイドを得ることができる。このため、ゲート長又は配
線を細くしても細線効果が生じることを抑制することが
できる。
In the method of manufacturing a semiconductor device having a titanium silicide film according to the fifth aspect, the use of tungsten as the protective film can suppress the occurrence of stress in the silicide film during silicidation. This makes it possible to obtain titanium silicide in which a layer transition from a high-resistance crystal structure (C49) to a low-resistance crystal structure (C54) easily occurs. For this reason, even if the gate length or the wiring is reduced, it is possible to suppress the occurrence of the fine line effect.

【0027】また、上記保護膜の厚さは、上記金属膜の
厚さより薄いことが好ましい。これにより、細線効果の
発生を確実に抑制することができる。
Preferably, the thickness of the protective film is smaller than the thickness of the metal film. Thereby, the occurrence of the thin line effect can be reliably suppressed.

【0028】また、上記チタン金属膜を形成する工程の
前に上記シリコン含有層の表面をプリアモルファス化し
ておかないことが好ましい。従来から考えられていたプ
リアモルファス化の効果は存在しないからである。
It is preferable that the surface of the silicon-containing layer is not pre-amorphized before the step of forming the titanium metal film. This is because the effect of pre-amorphization that has been conventionally considered does not exist.

【0029】本発明の第6態様に係るチタンシリサイド
膜を備えた半導体装置は、シリコン含有層と、該シリコ
ン含有層上に形成されたチタンシリサイドを主成分とす
るシリサイド膜と、を具備し、該シリサイド膜の表面に
タングステンが混入していることを特徴とする。また、
上記シリサイド膜は、上記シリコン含有層上にチタン金
属膜を形成し、該チタン金属膜上にタングステン保護膜
を形成し、該タングステン保護膜、該チタン金属膜及び
該シリコン含有層を熱処理してシリサイド化することに
より形成したものであることが好ましい。また、上記シ
リコン含有層が、シリコン基板上に形成された多結晶シ
リコンよりなるゲート電極又はシリコン基板に形成され
た不純物層であることが好ましい。
A semiconductor device provided with a titanium silicide film according to a sixth aspect of the present invention comprises a silicon-containing layer and a silicide film formed on the silicon-containing layer and containing titanium silicide as a main component, Tungsten is mixed in the surface of the silicide film. Also,
The silicide film is formed by forming a titanium metal film on the silicon-containing layer, forming a tungsten protective film on the titanium metal film, and heat-treating the tungsten protective film, the titanium metal film and the silicon-containing layer. It is preferable that the substrate is formed by forming Preferably, the silicon-containing layer is a gate electrode made of polycrystalline silicon formed on the silicon substrate or an impurity layer formed on the silicon substrate.

【0030】[0030]

【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

【0031】図1〜図6は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。
FIGS. 1 to 6 are sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

【0032】まず、図1に示すように、シリコン基板1
0上に素子分離膜19を形成し、素子分離膜19の相互
間のシリコン基板10上にゲート絶縁膜であるゲート酸
化膜12を形成する。素子分離膜としては、LOCO
S、セミリセスLOCOS、シャロートレンチなどの構
造を用いることができる。ゲート酸化膜12の上に多結
晶シリコンよりなるゲート電極14を形成し、ゲート電
極14をマスクとして低濃度不純物層17をイオン注入
により形成する。その後、ゲート電極14の側壁に側壁
材16を形成する。この後、ゲート電極14及び側壁材
16をマスクとしてシリコン基板10に自己整合的に不
純物層(ソース/ドレイン)18を形成する。これらの
形成方法は公知の手法を用いる。
First, as shown in FIG.
On the silicon substrate 10 between the element isolation films 19, a gate oxide film 12 as a gate insulating film is formed. LOCO is used as the element isolation film.
Structures such as S, semi-recess LOCOS, and shallow trench can be used. A gate electrode 14 made of polycrystalline silicon is formed on the gate oxide film 12, and a low concentration impurity layer 17 is formed by ion implantation using the gate electrode 14 as a mask. After that, a sidewall material 16 is formed on the sidewall of the gate electrode 14. Thereafter, an impurity layer (source / drain) 18 is formed on the silicon substrate 10 in a self-aligned manner using the gate electrode 14 and the side wall material 16 as a mask. Known methods are used for these forming methods.

【0033】次に、図2に示すように、ゲート電極1
4、側壁材16、不純物層18及び素子分離膜19を含
む基板全面にチタンをスパッタリングして金属膜11を
形成する。この際、金属膜11の厚さは例えば30nm
程度である。この金属膜11の厚さは、所望するチタン
シリサイド膜の厚さをある定数で除すことにより算出で
きる。本実施の形態では、この定数は2.5程度であ
る。
Next, as shown in FIG.
4. A titanium film is formed on the entire surface of the substrate including the sidewall material 16, the impurity layer 18, and the element isolation film 19 to form the metal film 11. At this time, the thickness of the metal film 11 is, for example, 30 nm.
It is about. The thickness of the metal film 11 can be calculated by dividing the desired thickness of the titanium silicide film by a certain constant. In the present embodiment, this constant is about 2.5.

【0034】この後、図3に示すように、金属膜11の
上にタングステンをスパッタリングして保護膜(Ca
p)15を形成する。この際、保護膜15の厚さは、金
属膜11より薄くすることが好ましく、例えば20nm
である。
Thereafter, as shown in FIG. 3, tungsten is sputtered on the metal film 11 to form a protective film (Ca).
p) Form 15. At this time, the thickness of the protective film 15 is preferably smaller than that of the metal film 11, for example, 20 nm.
It is.

【0035】次に、図4に示すように、金属膜11、保
護膜15、不純物層18及びゲート電極14を例えば7
00℃で30秒加熱処理する。この熱処理によって不純
物層18及びゲート電極14中のシリコンと金属膜11
中のチタンが反応することにより、ゲート電極14及び
不純物層18それぞれの表面には厚さが75nm程度の
チタンシリサイド膜13が形成される。
Next, as shown in FIG. 4, the metal film 11, the protective film 15, the impurity layer 18, and the gate electrode 14 are
Heat treatment at 00 ° C. for 30 seconds. By this heat treatment, the silicon in the impurity layer 18 and the gate electrode 14 and the metal film 11 are formed.
By reacting the titanium inside, a titanium silicide film 13 having a thickness of about 75 nm is formed on each surface of the gate electrode 14 and the impurity layer 18.

【0036】この後、図5に示すように、素子分離膜1
9及び側壁16の上にシリサイド化されずに残留する金
属膜11、保護膜15をエッチングにより除去する。こ
の際、例えばアンモニア水に過酸化水素水を加えたエッ
チング液が用いられる。次に、チタンシリサイド膜13
に例えば800℃で30秒間程度加熱するアニール処理
を行う。これは、半導体素子の活性化を図り、チタンシ
リサイド膜13を高抵抗の結晶構造(C49)から低抵
抗の結晶構造(C54)に層転移させるためである。
Thereafter, as shown in FIG.
The metal film 11 and the protection film 15 remaining without being silicided on the sidewalls 9 and the sidewalls 16 are removed by etching. At this time, for example, an etching solution obtained by adding aqueous hydrogen peroxide to aqueous ammonia is used. Next, the titanium silicide film 13
Then, an annealing process of heating at 800 ° C. for about 30 seconds is performed. This is for the purpose of activating the semiconductor element and changing the layer of the titanium silicide film 13 from a high-resistance crystal structure (C49) to a low-resistance crystal structure (C54).

【0037】次に、図6に示すように、半導体素子とし
ての配線、層間絶縁膜、パッシベーションと呼ばれる保
護膜などの形成を行うが、これについては公知の技術を
利用できる。すなわち、チタンシリサイド膜13、素子
分離膜19及び側壁16の上にSiO2からなる層間絶
縁膜8を形成する。次に、この層間絶縁膜8にチタンシ
リサイド膜13上に位置するコンタクトホールを形成
し、コンタクトホール内にチタンシリサイド膜13と電
気的に接続するためのAl合金配線9を形成する。Al
合金配線としては、基板側よりTi/TiN/Al−C
u/TiNを積層した配線を用いてもよい。
Next, as shown in FIG. 6, a wiring as a semiconductor element, an interlayer insulating film, a protective film called passivation, and the like are formed. For this, a known technique can be used. That is, the interlayer insulating film 8 made of SiO 2 is formed on the titanium silicide film 13, the element isolation film 19, and the side wall 16. Next, a contact hole located on the titanium silicide film 13 is formed in the interlayer insulating film 8, and an Al alloy wiring 9 for electrically connecting to the titanium silicide film 13 is formed in the contact hole. Al
As alloy wiring, Ti / TiN / Al-C
A wiring in which u / TiN are stacked may be used.

【0038】上記実施の形態によれば、シリサイド化さ
せる際、保護膜(Cap)15として窒化チタンではな
くタングステンを用いることにより、シリサイド膜中へ
の酸素の混入を防止するだけでなく、チタンシリサイド
膜13中に応力が発生するのを抑えることができる。つ
まり、下地(ゲート電極14又は不純物層18)上にチ
タンからなる金属膜11を形成すると下地に対して引張
応力が発生すると考えられ、金属膜11上にタングステ
ンからなる保護膜15を形成すると下地に対して圧縮応
力が発生すると考えられる。これにより、引張応力が圧
縮応力によって打ち消され、その結果、チタンシリサイ
ド膜13中に応力が発生するのを抑えることができる。
これにより、高抵抗の結晶構造(C49)から低抵抗の
結晶構造(C54)への層転移が起こりやすくなる。こ
のため、ゲート長又は配線を細くしても細線効果が生じ
ることを抑制することができる。その結果、半導体装置
の高速化及び高集積化を図ることができる。
According to the above-described embodiment, when silicidation is performed, by using tungsten instead of titanium nitride as the protective film (Cap) 15, it is possible not only to prevent oxygen from being mixed into the silicide film, but also to use titanium silicide. Generation of stress in the film 13 can be suppressed. That is, it is considered that when the metal film 11 made of titanium is formed on the base (the gate electrode 14 or the impurity layer 18), a tensile stress is generated with respect to the base, and when the protective film 15 made of tungsten is formed on the metal film 11, the base is formed. It is considered that compressive stress is generated with respect to. As a result, the tensile stress is canceled by the compressive stress, and as a result, the occurrence of stress in the titanium silicide film 13 can be suppressed.
Thereby, a layer transition from a high-resistance crystal structure (C49) to a low-resistance crystal structure (C54) is likely to occur. For this reason, even if the gate length or the wiring is reduced, it is possible to suppress the occurrence of the fine line effect. As a result, high speed and high integration of the semiconductor device can be achieved.

【0039】また、保護膜15の厚さを金属膜11のそ
れより薄く形成するほうが好ましい理由は、そうしない
と金属膜11の引張応力に比べて保護膜15の圧縮応力
が強すぎてしまい、チタンシリサイド膜13中の応力を
緩和する効果が充分得られないからである。
The reason why it is preferable to form the thickness of the protective film 15 thinner than that of the metal film 11 is that, otherwise, the compressive stress of the protective film 15 is too strong as compared with the tensile stress of the metal film 11. This is because the effect of relaxing the stress in the titanium silicide film 13 cannot be sufficiently obtained.

【0040】図7は、上記の製造方法により製造された
チタンシリサイド膜の表面に存在する元素をSIMS
(二次イオン質量分析法;secondary ion mass spectro
metry)を用いて検出した結果を示すグラフである。こ
のチタンシリサイド膜は、厚さ25nmのチタンからな
る金属膜、厚さ10nmのタングステンからなる保護膜
を用いて形成されたものである。図5に示すエッチング
工程終了後のチタンシリサイド膜13の表面をSIMS
で測定した結果である。図7から、チタンシリサイド膜
の表面から深さ100nmの間に微量のタングステンW
が存在することが分かる。また、シリサイド膜表面側ほ
どWが高濃度に存在し、表面からの深さが深くなるにつ
れWが存在しなくなてゆく。これは、保護膜15として
タングステンを用いたため、このタングステンが金属膜
11中を拡散してチタンシリサイド膜13の表面に残っ
たものである。
FIG. 7 shows that the elements present on the surface of the titanium silicide film manufactured by the above-described manufacturing method are obtained by SIMS.
(Secondary ion mass spectrometry
9 is a graph showing the results of detection using the measurement method of FIG. This titanium silicide film is formed using a metal film made of titanium with a thickness of 25 nm and a protective film made of tungsten with a thickness of 10 nm. The surface of the titanium silicide film 13 after the etching step shown in FIG.
It is a result measured in. FIG. 7 shows that a small amount of tungsten W is located between the surface of the titanium silicide film and the depth of 100 nm.
It can be seen that exists. In addition, W exists at a higher concentration on the silicide film surface side, and W does not exist as the depth from the surface becomes deeper. This is because tungsten was used as the protective film 15, and this tungsten diffused in the metal film 11 and remained on the surface of the titanium silicide film 13.

【0041】図8は、保護膜としてタングステンではな
く窒化チタンを用いてチタンシリサイド膜を形成した場
合の該チタンシリサイド膜の表面に存在する元素をSI
MSを用いて検出した結果を示すグラフである。つま
り、このチタンシリサイド膜は、厚さ30nmのチタン
からなる金属膜、厚さ50nmの窒化チタンからなる保
護膜を用いて形成されたものである。この図から、チタ
ンシリサイド膜の表面及びその近傍にはタングステンW
が存在しないことが分かる。これは、保護膜としてタン
グステンを用いていないためである。
FIG. 8 shows that the elements present on the surface of the titanium silicide film when the titanium silicide film is formed using titanium nitride instead of tungsten as the protective film are represented by SI.
It is a graph which shows the result detected using MS. That is, this titanium silicide film is formed using a metal film made of titanium having a thickness of 30 nm and a protective film made of titanium nitride having a thickness of 50 nm. From this figure, it can be seen that tungsten W
Does not exist. This is because tungsten is not used as the protective film.

【0042】図7及び図8から、本実施の形態による製
造方法により製造された半導体装置は、そのチタンシリ
サイド膜に微量のタングステンが残るため、このタング
ステンから該半導体装置を特定することが可能となる。
即ち、表面に微量のタングステンが存在するチタンシリ
サイド膜は、上記製造方法により製造されたものである
といえる。
From FIGS. 7 and 8, since a small amount of tungsten remains in the titanium silicide film of the semiconductor device manufactured by the manufacturing method according to the present embodiment, it is possible to specify the semiconductor device from the tungsten. Become.
That is, it can be said that the titanium silicide film having a slight amount of tungsten on the surface is manufactured by the above manufacturing method.

【0043】図9は、上記の製造方法により製造された
チタンシリサイド膜の配線幅(又はゲート長)Lとチタ
ンシリサイド膜のシート抵抗Rとの関係を示すグラフで
ある。即ち、5種類のチタンシリサイド膜を用いて種々
の幅の配線を形成し、これらの配線のシート抵抗を測定
した結果を示すものであり、シート抵抗の配線幅依存性
を示すグラフである。
FIG. 9 is a graph showing the relationship between the wiring width (or gate length) L of the titanium silicide film manufactured by the above manufacturing method and the sheet resistance R of the titanium silicide film. That is, it shows the results of measuring the sheet resistance of these wirings by forming wirings of various widths using five types of titanium silicide films, and is a graph showing the wiring width dependence of the sheet resistance.

【0044】ここで、5種類のチタンシリサイド膜は、
厚さ25nmのチタン金属膜と厚さ5nmのタングステ
ン保護膜により形成されたチタンシリサイド膜、厚さ2
5nmのチタン金属膜と厚さ10nmのタングステン保
護膜により形成されたチタンシリサイド膜、厚さ25n
mのチタン金属膜と厚さ20nmのタングステン保護膜
により形成されたチタンシリサイド膜、厚さ25nmの
チタン金属膜と厚さ50nmのタングステン保護膜によ
り形成されたチタンシリサイド膜、厚さ25nmのチタ
ン金属膜と厚さ50nmの窒化チタン保護膜により形成
されたチタンシリサイド膜である。
Here, the five types of titanium silicide films are:
A titanium silicide film formed by a titanium metal film having a thickness of 25 nm and a tungsten protective film having a thickness of 5 nm;
A titanium silicide film formed by a 5 nm titanium metal film and a 10 nm thick tungsten protective film, 25 n thick
m, a titanium silicide film formed by a titanium protective film having a thickness of 20 nm, a titanium silicide film formed by a titanium metal film having a thickness of 25 nm and a tungsten protective film having a thickness of 50 nm, and titanium metal having a thickness of 25 nm This is a titanium silicide film formed by a film and a titanium nitride protective film having a thickness of 50 nm.

【0045】図9から、保護膜として窒化チタンを用い
たチタンシリサイド膜は配線幅Lが0.25μm以下に
なると急激にシート抵抗が上昇することが分かる。ま
た、保護膜として厚さ50nmのタングステンを用いた
チタンシリサイド膜は配線幅Lが0.35μm以下にな
ると急激にシート抵抗が上昇した。これに対して、保護
膜として厚さ20nm、10nm、5nmのタングステ
ンを用いたチタンシリサイド膜は配線幅Lが0.15μ
mであってもシート抵抗を低くすることができた。
FIG. 9 shows that the sheet resistance of the titanium silicide film using titanium nitride as the protective film sharply increases when the wiring width L becomes 0.25 μm or less. The sheet resistance of the titanium silicide film using tungsten having a thickness of 50 nm as the protective film rapidly increased when the wiring width L became 0.35 μm or less. On the other hand, a titanium silicide film using tungsten having a thickness of 20 nm, 10 nm, and 5 nm as a protective film has a wiring width L of 0.15 μm.
m, the sheet resistance could be reduced.

【0046】このような結果から、前述したような本実
施の形態の効果、即ちゲート長又は配線を細くしても細
線効果が生じることを抑制できるという効果の存在を確
認できた。また、タングステン保護膜の厚さを50nm
としたものが細線効果の発生を抑制できないという結果
から、膜厚は、チタン金属膜よりタングステン保護膜を
薄く形成する必要があることも確認できた。
From these results, it was confirmed that the effect of the present embodiment as described above, that is, the effect of suppressing the occurrence of the thin line effect even when the gate length or the wiring was made thinner, was confirmed. Further, the thickness of the tungsten protective film is set to 50 nm.
It was also confirmed that the film thickness required the tungsten protective film to be formed thinner than the titanium metal film.

【0047】図10は、Wを保護膜として用いた場合、
ゲート電極及び不純物層の表面をプリアモルファス化し
ても、従来シート抵抗低減のために有効と考えられてい
たような効果が得られないことを確認した結果を示すグ
ラフである。すなわち、図2に示す工程で金属膜11を
形成する前に、ゲート電極14及び不純物層18それぞ
れの表面にArイオンをイオン注入することにより、該
表面を予めアモルファス化しておいた後、該表面にシリ
サイド膜13を形成すると、シリサイド膜を低抵抗化で
きると従来は考えられていた。
FIG. 10 shows that when W is used as a protective film,
4 is a graph showing the results of confirming that even if the surfaces of a gate electrode and an impurity layer are pre-amorphized, an effect that has been conventionally considered to be effective for reducing sheet resistance cannot be obtained. That is, before the metal film 11 is formed in the step shown in FIG. 2, the surface of each of the gate electrode 14 and the impurity layer 18 is ion-implanted with Ar ions, thereby preliminarily making the surface amorphous. It has been conventionally thought that the silicide film 13 can be formed to have a low resistance.

【0048】しかし、PRA−ION有り(プリアモル
ファス化有り)で厚さ10nmのタングステン保護膜を
用いて形成したチタンシリサイド膜からなる配線のシー
ト抵抗を、PRA−ION無しで厚さ10nmのタング
ステン保護膜を用いて形成したチタンシリサイド膜から
なる配線のシート抵抗と比較した場合、図10に示すよ
うに、その抵抗値はほぼ同じであることが分かった。こ
の結果により、ゲート電極14及び不純物層18の表面
をアモルファス化するため、該表面にArイオンのイオ
ン注入を施す工程は不要であることを確認できた。
However, the sheet resistance of a wiring made of a titanium silicide film formed by using a tungsten protective film having a thickness of 10 nm with PRA-ION (pre-amorphization) is improved by protecting a 10 nm thick tungsten film without the PRA-ION. When compared with the sheet resistance of the wiring made of the titanium silicide film formed using the film, it was found that the resistance value was almost the same as shown in FIG. From this result, it was confirmed that a step of implanting Ar ions into the surfaces of the gate electrode 14 and the impurity layer 18 to make the surfaces amorphous was unnecessary.

【0049】尚、上記実施の形態は、本発明を限定する
ものではなく、本発明の原理を逸脱しない範囲で他の実
施態様を採用することも可能である。
The above embodiment does not limit the present invention, and other embodiments can be adopted without departing from the principle of the present invention.

【0050】[0050]

【発明の効果】以上説明したように本発明によれば、ゲ
ート電極などの配線幅がおよそ0.3μmより細くなっ
ても抵抗のばらつきが小さく、かつ、抵抗の平均値が小
さいチタンシリサイド膜を備えた半導体装置及びその製
造方法を提供することができる。
As described above, according to the present invention, a titanium silicide film having a small resistance variation and a small average resistance even when the wiring width of a gate electrode or the like becomes thinner than about 0.3 μm. And a method of manufacturing the same.

【0051】また、本発明によれば、タングステン保護
膜を用いて不純物含有層をシリサイド化させている。し
たがって、ゲート長又は配線幅を細くしても細線効果の
発生を抑制したチタンシリサイド膜を備えた半導体装置
及びその製造方法を提供することができる。
According to the present invention, the impurity-containing layer is silicided using the tungsten protective film. Therefore, it is possible to provide a semiconductor device provided with a titanium silicide film in which the generation of the fine line effect is suppressed even when the gate length or the wiring width is reduced, and a method for manufacturing the same.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図2】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図1の次の工程を示す断面図であ
る。
FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, showing a step subsequent to FIG. 1;

【図3】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図2の次の工程を示す断面図であ
る。
FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, showing a step subsequent to FIG. 2;

【図4】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図3の次の工程を示す断面図であ
る。
FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, which shows the step subsequent to FIG. 3;

【図5】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図4の次の工程を示す断面図であ
る。
FIG. 5 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the embodiment of the present invention, which shows the step subsequent to FIG. 4;

【図6】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図5の次の工程を示す断面図であ
る。
FIG. 6 is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention, which illustrates the next step of FIG. 5;

【図7】本発明の実施の形態による製造方法により製造
されたチタンシリサイド膜の表面に存在する元素をSI
MSを用いて検出した結果を示すグラフである。
FIG. 7 shows that elements present on the surface of the titanium silicide film manufactured by the manufacturing method according to the embodiment of the present invention are represented by SI.
It is a graph which shows the result detected using MS.

【図8】保護膜として窒化チタンを用いてチタンシリサ
イド膜を形成した場合の該チタンシリサイド膜の表面に
存在する元素をSIMSを用いて検出した結果を示すグ
ラフである。
FIG. 8 is a graph showing a result of detecting an element present on the surface of a titanium silicide film using SIMS when the titanium silicide film is formed using titanium nitride as a protective film.

【図9】本発明の実施の形態による製造方法により製造
されたチタンシリサイド膜の配線幅Lとチタンシリサイ
ド膜のシート抵抗Rとの関係を示すグラフである。
FIG. 9 is a graph showing a relationship between a wiring width L of a titanium silicide film manufactured by a manufacturing method according to an embodiment of the present invention and a sheet resistance R of the titanium silicide film.

【図10】ゲート電極及び不純物層の表面をプリアモル
ファス化しても、シリサイド膜を低抵抗化する効果が得
られないことを確認した結果を示すグラフである。
FIG. 10 is a graph showing the results of confirming that the effect of reducing the resistance of the silicide film cannot be obtained even when the surfaces of the gate electrode and the impurity layer are made pre-amorphous.

【図11】チタンシリサイド膜を有する半導体装置を示
す断面図である。
FIG. 11 is a sectional view showing a semiconductor device having a titanium silicide film.

【符号の説明】[Explanation of symbols]

8 層間絶縁膜 9 Al電極 10 シリコン基板 11 金属膜 12 ゲート酸化膜 13 チタン
シリサイド膜 14 ゲート電極 15 保護膜 16 側壁材 17 低濃度
不純物層 18 不純物層 19 素子分
離膜 20 シリコン基板 22 ゲート
電極 24 不純物領域 26 金属シ
リサイド層
Reference Signs List 8 interlayer insulating film 9 Al electrode 10 silicon substrate 11 metal film 12 gate oxide film 13 titanium silicide film 14 gate electrode 15 protective film 16 sidewall material 17 low concentration impurity layer 18 impurity layer 19 element isolation film 20 silicon substrate 22 gate electrode 24 impurity Region 26 Metal silicide layer

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 以下の工程を備えたことを特徴とする半
導体装置の製造方法。 (a)シリコン基板の上に、素子分離膜、ゲート絶縁
膜、ゲート電極、側壁、及び、不純物層を形成する工程
と、 (b)前記シリコン基板、前記ゲート電極、前記側壁、
前記不純物層、及び素子分離膜上に、さらにチタンをス
パッタリングして金属膜を形成する工程と、 (c)チタンのスパッタリングに連続して、前記チタン
膜上にタングステンをスパッタリングして、保護膜を形
成する工程と、 (d)前記金属膜、前記保護膜、前記シリコン基板上の
不純物層、及び、前記ゲート電極を加熱処理して前記シ
リコン基板上の不純物層及び前記ゲート電極上にチタン
シリサイドを主成分とするシリサイド膜を製造する工程
と、 (e)前記側壁及び前記素子分離膜上に残留した金属膜
及び保護膜をエッチングにより除去する工程。
1. A method for manufacturing a semiconductor device, comprising the following steps. (A) forming an element isolation film, a gate insulating film, a gate electrode, a sidewall, and an impurity layer on a silicon substrate; and (b) forming the silicon substrate, the gate electrode, the sidewall,
Forming a metal film by further sputtering titanium on the impurity layer and the element isolation film; and (c) sputtering tungsten on the titanium film to form a protective film, following the sputtering of titanium. (D) heat-treating the metal film, the protective film, the impurity layer on the silicon substrate, and the gate electrode to form titanium silicide on the impurity layer on the silicon substrate and the gate electrode. (E) removing a metal film and a protective film remaining on the side wall and the element isolation film by etching;
【請求項2】 以下の構造を備えたことを特徴とする半
導体装置。 (a)シリコン基板上に配置されたゲート絶縁膜、側
壁、不純物層、及び素子分離膜と、 (b)前記ゲート絶縁膜上に配置されたゲート電極と、 (c)前記不純物層の上に配置され、前記不純物層の上
にチタンをスパッタリングして形成した金属膜およびそ
れに連続してスパッタリングされたタングステンからな
る保護膜を加熱処理した場合に製造されるチタンシリサ
イドを主成分とするシリサイド膜と同じ組成を有するシ
リサイド膜と、 (d)前記ゲート電極の上に配置され、前記ゲート電極
の上にチタンをスパッタリングして形成した金属膜およ
びそれに連続してスパッタリングされたタングステンか
らなる保護膜を加熱処理した場合に製造されるチタンシ
リサイドを主成分とするシリサイド膜と同じ組成を有す
るシリサイド膜。
2. A semiconductor device having the following structure. (A) a gate insulating film, a side wall, an impurity layer, and an element isolation film disposed on a silicon substrate; (b) a gate electrode disposed on the gate insulating film; And a silicide film containing titanium silicide as a main component produced when a metal film formed by sputtering titanium on the impurity layer and a protective film made of tungsten sputtered continuously thereon are heated. Heating a silicide film having the same composition; and (d) a metal film formed on the gate electrode by sputtering titanium on the gate electrode and a protective film made of tungsten sputtered continuously on the metal film. A silicide film having the same composition as a silicide film containing titanium silicide as a main component, which is manufactured when the treatment is performed.
【請求項3】 以下の工程を備えたことを特徴とするチ
タンシリサイド膜を備えた半導体装置の製造方法。 (a)シリコン含有層上に、チタンをスパッタリングし
て金属膜を形成する工程と、 (b)チタンのスパッタリングに連続して、前記チタン
膜上にタングステンをスパッタリングして、保護膜を形
成する工程と、 (c)前記金属膜及び保護膜を加熱処理して前記シリコ
ン含有層上にチタンシリサイド主成分とするシリサイド
膜を製造する工程と、 (d)前記金属膜及び保護膜のうち、シリサイド化され
ずに残留した金属膜及び保護膜をエッチングにより除去
する工程。
3. A method for manufacturing a semiconductor device having a titanium silicide film, comprising the following steps. (A) a step of forming a metal film by sputtering titanium on a silicon-containing layer; and (b) a step of forming a protective film by sputtering tungsten on the titanium film following the sputtering of titanium. (C) heat-treating the metal film and the protective film to produce a silicide film containing titanium silicide as a main component on the silicon-containing layer; and (d) silicidation of the metal film and the protective film. A step of removing the metal film and the protective film remaining without being etched.
【請求項4】 シリコン含有層と前記シリコン含有層上
に配置され、前記シリコン含有層上にチタンをスパッタ
リングして金属膜を形成しそれに連続してタングステン
をスパッタリングして保護膜を形成し前記保護膜、前記
金属膜及び前記シリコン含有層を加熱処理した場合に前
記シリコン含有層上に製造されるチタンシリサイドを主
成分とするシリサイド膜と同じ組成を有するシリサイド
膜と、を備えたことを特徴とする半導体装置。
4. A silicon-containing layer and a metal film formed on the silicon-containing layer by sputtering titanium on the silicon-containing layer, followed by sputtering of tungsten to form a protective film, thereby forming a protective film. A film, a silicide film having the same composition as a silicide film containing titanium silicide as a main component produced on the silicon-containing layer when the metal film and the silicon-containing layer are heat-treated. Semiconductor device.
【請求項5】 シリコン含有層上にチタン金属膜を形成
する工程と、 該チタン金属膜上にタングステン保護膜を形成する工程
と、 該タングステン保護膜、該チタン金属膜及び該シリコン
含有層を熱処理することにより、該シリコン含有層と該
チタン金属膜とを反応させてシリサイド化する工程と、 を具備することを特徴とするチタンシリサイド膜を備え
た半導体装置の製造方法。
5. A step of forming a titanium metal film on the silicon-containing layer, a step of forming a tungsten protective film on the titanium metal film, and heat-treating the tungsten protective film, the titanium metal film, and the silicon-containing layer. Performing a reaction between the silicon-containing layer and the titanium metal film to form a silicide, thereby producing a semiconductor device having a titanium silicide film.
【請求項6】 上記シリコン含有層が、シリコン基板上
に形成された多結晶シリコンよりなるゲート電極又はシ
リコン基板に形成された不純物層であることを特徴とす
る請求項5記載のチタンシリサイド膜を備えた半導体装
置の製造方法。
6. The titanium silicide film according to claim 5, wherein said silicon-containing layer is a gate electrode made of polycrystalline silicon formed on a silicon substrate or an impurity layer formed on a silicon substrate. Of manufacturing a semiconductor device having the same.
【請求項7】 上記保護膜の厚さは、上記金属膜の厚さ
より薄いことを特徴とする請求項5又は6記載のチタン
シリサイド膜を備えた半導体装置の製造方法。
7. The method for manufacturing a semiconductor device having a titanium silicide film according to claim 5, wherein the thickness of the protective film is smaller than the thickness of the metal film.
【請求項8】 上記チタン金属膜を形成する工程の前に
上記シリコン含有層の表面をプリアモルファス化してお
かないことを特徴とする請求項5〜8のうちのいずれか
1項記載のチタンシリサイド膜を備えた半導体装置の製
造方法。
8. The titanium silicide according to claim 5, wherein the surface of the silicon-containing layer is not pre-amorphized before the step of forming the titanium metal film. A method for manufacturing a semiconductor device having a film.
【請求項9】 シリコン含有層と、 該シリコン含有層上に形成されたチタンシリサイドを主
成分とするシリサイド膜と、 を具備し、 該シリサイド膜の表面にタングステンが混入しているこ
とを特徴とするチタンシリサイド膜を備えた半導体装
置。
9. A semiconductor device comprising: a silicon-containing layer; and a silicide film containing titanium silicide as a main component formed on the silicon-containing layer, wherein tungsten is mixed into the surface of the silicide film. Semiconductor device provided with a titanium silicide film.
【請求項10】 上記シリサイド膜は、上記シリコン含
有層上にチタン金属膜を形成し、該チタン金属膜上にタ
ングステン保護膜を形成し、該タングステン保護膜、該
チタン金属膜及び該シリコン含有層を熱処理してシリサ
イド化することにより形成したものであることを特徴と
する請求項9記載のチタンシリサイド膜を備えた半導体
装置。
10. The silicide film includes a titanium metal film formed on the silicon-containing layer, a tungsten protective film formed on the titanium metal film, the tungsten protective film, the titanium metal film, and the silicon-containing layer. 10. The semiconductor device provided with a titanium silicide film according to claim 9, wherein the semiconductor device is formed by heat-treating to silicide.
【請求項11】 上記シリコン含有層が、シリコン基板
上に形成された多結晶シリコンよりなるゲート電極又は
シリコン基板に形成された不純物層であることを特徴と
する請求項9又は10記載のチタンシリサイド膜を備え
た半導体装置。
11. The titanium silicide according to claim 9, wherein the silicon-containing layer is a gate electrode made of polycrystalline silicon formed on a silicon substrate or an impurity layer formed on a silicon substrate. A semiconductor device having a film.
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