JPH0997771A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置特に高
融点金属シリサイド層を電極や配線層等の導電層として
形成される半導体装置の製造方法に係わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, particularly a semiconductor device in which a refractory metal silicide layer is formed as a conductive layer such as an electrode or a wiring layer.
【０００２】[0002]
【従来の技術】各種半導体装置例えば半導体集積回路に
おいて、ＷＳｉX すなわち高融点金属シリサイド層を、
電極や配線等の低抵抗導電層として形成することが広く
行われている。2. Description of the Related Art In various semiconductor devices such as semiconductor integrated circuits, WSi x, that is, a refractory metal silicide layer,
It is widely practiced to form a low resistance conductive layer such as an electrode or wiring.
【０００３】図２に、その一例の要部の概略断面図を示
すように、回路素子としての絶縁ゲート型電界効果トラ
ンジスタ（以下ＭＩＳ−ＦＥＴという）が形成された例
えば、半導体集積回路装置においては、例えばＳｉ半導
体基体１の表面の、素子形成部以外に局部的熱酸化いわ
ゆる LOCOS（Local Oxidation of Silicon）によってＳ
ｉＯ2 よりなる素子分離絶縁層２が形成され、この素子
分離絶縁層２よって囲まれた素子形成領域に、例えばＳ
ｉＯ2 膜によるゲート絶縁膜３が形成され、これの上に
不純物がドープされた多結晶Ｓｉすなわち多結晶半導体
層４とこれの上に比較的低抵抗のＷＳｉX 層すなわち高
融点シリサイド層５とが積層されてなるゲート電極６が
形成され、このゲート部の両側にソースおよびドレイン
領域７ｓおよび７ｄがそれぞれ不純物のイオン注入等に
よって形成されて、ＭＩＳ−ＦＥＴが形成される。As shown in FIG. 2 which is a schematic cross-sectional view of the main part of the example, an insulated gate field effect transistor (hereinafter referred to as MIS-FET) as a circuit element is formed, for example, in a semiconductor integrated circuit device. , S on the surface of the Si semiconductor substrate 1 by means of so-called LOCOS (Local Oxidation of Silicon) other than the element formation portion.
An element isolation insulating layer 2 made of iO 2 is formed, and in the element formation region surrounded by the element isolation insulating layer 2, for example, S
A gate insulating film 3 made of an iO 2 film is formed, and polycrystalline Si, that is, a polycrystalline semiconductor layer 4 doped with impurities, and a WSi X layer having a relatively low resistance, that is, a high melting point silicide layer 5, are formed on the gate insulating film 3. Is formed, and the source and drain regions 7s and 7d are formed on both sides of the gate portion by ion implantation of impurities, etc. to form a MIS-FET.
【０００４】[0004]
【発明が解決しようとする課題】上述したように各種半
導体装置において、ＷＳｉX 等の高融点シリサイド層を
ゲート電極等の電極、更に例えばこのゲート電極の他部
への電気的連結の配線等の導電層として用いられるもの
であり、このＷＳｉX は、その化学量論組成のｘ＝２で
最も小さい抵抗を示すものであるが、実際に成膜した単
層もしくは多結晶半導体層との積層構造の電極ないしは
配線等の導電層としての抵抗が大きくなり勝ちである。As described above, in various semiconductor devices, a refractory silicide layer such as WSi x is used as an electrode such as a gate electrode, and further, for example, as a wiring for electrically connecting the gate electrode to other parts. This WSi X is used as a conductive layer and has the smallest resistance at the stoichiometric composition of x = 2, but it has a single-layer structure or a laminated structure with a polycrystalline semiconductor layer actually formed. The resistance as the conductive layer such as the electrode or wiring tends to increase.
【０００５】本発明は、ＷＳｉX 等の高融点シリサイド
層を有する導電層が形成される半導体装置において、こ
の導電層の低抵抗化をはかるものである。The present invention is intended to reduce the resistance of a conductive layer having a high melting point silicide layer such as WSi x formed in a semiconductor device.
【０００６】[0006]
【課題を解決するための手段】本発明においては、高融
点金属シリサイド層を有する導電層が形成されてなる半
導体装置の製造方法において、高融点金属シリサイド層
の成膜工程と、高融点金属シリサイド層をアモルファス
化するイオン注入工程と、その後この高融点金属シリサ
イド層を再結晶化するアニール工程とを採って目的とす
る半導体装置を得る。According to the present invention, in a method of manufacturing a semiconductor device in which a conductive layer having a refractory metal silicide layer is formed, a step of forming a refractory metal silicide layer and a refractory metal silicide are formed. A target semiconductor device is obtained by adopting an ion implantation step of making the layer amorphous and an annealing step of recrystallizing the refractory metal silicide layer thereafter.
【０００７】上述の本発明製造方法によるときは、この
高融点シリサイド層を有する導電層の低抵抗化をはかる
ことができた。According to the above-described manufacturing method of the present invention, the resistance of the conductive layer having the high melting point silicide layer can be reduced.
【０００８】[0008]
【発明の実施の形態】本発明による半導体装置の製造方
法の実施形態を図１の工程図を参照して説明する。この
例では、図２で説明した例えばＭＩＳ−ＦＥＴを回路素
子とする半導体集積回路装置を得る場合である。すなわ
ち、この場合図２で説明したように、回路素子としての
ＭＩＳ−ＦＥＴを形成する場合であり、この場合、半導
体基体１例えばＳｉ基体１の表面の素子形成部以外に局
部的熱酸化いわゆる LOCOS（LocalOxidation of Silico
n）によってＳｉＯ2 よりなる素子分離絶縁層２が形成
され、この素子分離絶縁層２よって囲まれた素子形成領
域に、例えばＳｉＯ2 膜によるゲート絶縁膜３が形成さ
れ、これの上に不純物がドープされた多結晶Ｓｉすなわ
ち多結晶半導体層４とこれの上に比較的低抵抗のＷＳｉ
X 層すなわち高融点シリサイド層５とが積層されてなる
ゲート電極６すなわち導電層が形成され、このゲート部
の両側にソースおよびドレイン領域７ｓおよび７ｄがそ
れぞれ不純物のイオン注入等によって形成されたＭＩＳ
−ＦＥＴを形成するものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method of manufacturing a semiconductor device according to the present invention will be described with reference to the process chart of FIG. In this example, the semiconductor integrated circuit device having the MIS-FET as a circuit element described with reference to FIG. 2 is obtained. That is, in this case, as described with reference to FIG. 2, this is a case where a MIS-FET is formed as a circuit element. In this case, local thermal oxidation other than the element formation portion on the surface of the semiconductor substrate 1, for example, the Si substrate 1, is called LOCOS. (LocalOxidation of Silico
An element isolation insulating layer 2 made of SiO 2 is formed by n), and a gate insulating film 3 made of, for example, a SiO 2 film is formed in an element formation region surrounded by the element isolation insulating layer 2 and impurities are formed on the gate insulating film 3. Doped polycrystalline Si, that is, the polycrystalline semiconductor layer 4 and WSi having a relatively low resistance on the polycrystalline semiconductor layer 4.
A MIS in which a gate electrode 6, that is, a conductive layer formed by laminating an X layer, that is, a refractory silicide layer 5, is formed, and source and drain regions 7s and 7d are formed on both sides of the gate portion by ion implantation of impurities or the like.
To form a FET.
【０００９】図１は、本発明製造方法の主要な工程で
の、ゲート部を横切るゲート幅方向の断面図を示す。こ
の例では、Ｓｉ半導体基板１上に LOCOSによってＳｉＯ
2 による素子分離絶縁層２が素子形成部以外に形成さ
れ、この素子分離絶縁層２が形成されていない素子形成
領域に、Ｓｉ基板１の表面を熱酸化してなるＳｉＯ2 ゲ
ート絶縁膜３が形成される。そして、このＳｉ半導体基
板１上に全面的に多結晶Ｓｉによる多結晶半導体層４
を、ＣＶＤ（化学的気相成長）法によって形成する。こ
の多結晶Ｓｉ半導体層４は、その成膜時にもしくは成膜
後にｎ型もしくはｐ型の不純物が高濃度にドープされ
る。そして、この多結晶半導体層４上に、ＷＳｉ X によ
る高融点シリサイド層５を成膜する。この成膜は、ＣＶ
Ｄ法あるいはスパッタリングによって形成することがで
きる。このＷＳｉX はできるだけｘ＝２とするものであ
るが、実際にＣＶＤ法あるいはスパッタリングによって
形成したＷＳｉX は、通常ｘ＝２．５〜２．６程度とな
ることから、図１Ａに模式的に示すように、成膜された
ＷＳｉX 膜に、化学量論的に過剰なＳｉが結晶粒界に析
出してＳｉの析出物８が生じ、その比抵抗は比較的高く
なっている。FIG. 1 shows the main steps of the manufacturing method of the present invention.
2 is a cross-sectional view in the gate width direction that crosses the gate portion. This
In this example, LOCOS is used to form SiO 2 on the Si semiconductor substrate 1.
2The element isolation insulating layer 2 formed by
Element formation in which the element isolation insulating layer 2 is not formed
In the region, SiO formed by thermally oxidizing the surface of the Si substrate 1.2Get
The gate insulating film 3 is formed. And this Si semiconductor substrate
Polycrystalline semiconductor layer 4 made of polycrystalline Si entirely on the plate 1
Are formed by a CVD (chemical vapor deposition) method. This
The polycrystalline Si semiconductor layer 4 of
After that, n-type or p-type impurities are heavily doped
You. Then, WSi is formed on the polycrystalline semiconductor layer 4. XBy
A high melting point silicide layer 5 is formed. This film formation is CV
It can be formed by the D method or sputtering.
Wear. This WSiXIs x = 2 as much as possible
However, by the CVD method or sputtering,
Formed WSiXIs usually about x = 2.5 to 2.6.
Therefore, a film was formed as schematically shown in FIG. 1A.
WSiXStoichiometrically excessive Si deposits on the grain boundaries in the film.
And Si precipitates 8 are generated, and the specific resistance is relatively high.
Has become.
【００１０】この状態で、図Ｂに示すように、Ｓｉ，
Ｗ，Ｐ，Ａｓ，Ｂ等のイオン注入を行うことによって、
ＷＳｉの高融点シリサイド層５をアモルファス化する。In this state, as shown in FIG.
By performing ion implantation of W, P, As, B, etc.,
The refractory silicide layer 5 of WSi is made amorphous.
【００１１】その後、アニール処理を行ってＷＳｉの高
融点シリサイド層５を再結晶化する。このようにする
と、ＷＳｉ高融点シリサイド層５の低比抵抗化がはから
れる。これは、高融点シリサイド層の再結晶化過程で、
結晶粒界からＳｉをＷＳｉ膜外へと引き出す効果を生じ
るものであり、更にそのアモルファス化においてＷをイ
オン注入する場合は、このＷが過剰のＳｉと反応するこ
とによってＳｉの析出物を効果的に排除することがで
き、ＷＳｉX が化学量論組成すなわちｘ値がほぼ２に近
づき、より低抵抗化がはかられる。After that, an annealing process is performed to recrystallize the high melting point silicide layer 5 of WSi. By doing so, the resistivity of the WSi high melting point silicide layer 5 can be lowered. This is the recrystallization process of the high melting point silicide layer,
It produces an effect of extracting Si from the grain boundary to the outside of the WSi film, and when W is ion-implanted in the amorphization of the WSi film, the W reacts with excess Si to effectively precipitate Si precipitates. can be eliminated, WSi X approaches stoichiometry i.e. x value is approximately 2, a lower resistance is worn.
【００１２】そして、上述のアニール処理前もしくはア
ニール処理後に、ＷＳｉ高融点シリサイド層５とこれの
下のパターン化を例えばフォトリソグラフィによる選択
的エッチングによって行って所定のパターンとして多結
晶半導体層４と高融点シリサイド層５との積層構造によ
る配線パターンを含むゲート電極６を形成する。Before or after the above-mentioned annealing treatment, the WSi high-melting-point silicide layer 5 and the underlying layer are patterned by, for example, selective etching by photolithography to form a predetermined pattern on the polycrystalline semiconductor layer 4 and the polycrystalline semiconductor layer 4. A gate electrode 6 including a wiring pattern having a laminated structure with the melting point silicide layer 5 is formed.
【００１３】上述した例では、多結晶半導体層４と高融
点シリサイド層５とによる導電層によって配線パターン
を含むゲート電極７を形成するようにした場合である
が、ゲート電極に限られるものではなく、本発明製造方
法は、各種配線、電極等の高融点シリサイド層を有する
導電層が形成される各種半導体装置の製造に適用でき
る。また、高融点シリサイド層５下に多結晶半導体層４
が形成されていない高融点シリサイド層５の単層構造の
導電層構成とする場合に、本発明を適用することもでき
る。In the above-mentioned example, the gate electrode 7 including the wiring pattern is formed by the conductive layer including the polycrystalline semiconductor layer 4 and the high melting point silicide layer 5, but the gate electrode 7 is not limited to the gate electrode. The manufacturing method of the present invention can be applied to manufacturing of various semiconductor devices in which a conductive layer having a high melting point silicide layer such as various wirings and electrodes is formed. Further, the polycrystalline semiconductor layer 4 is formed under the high melting point silicide layer 5.
The present invention can also be applied to the case where the high melting point silicide layer 5 in which the is not formed has a single-layer conductive layer structure.
【００１４】また、上述した例におけるように、多結晶
半導体層４が形成される構造をとる場合において、図１
Ａで説明した多結晶半導体層４の成膜において、不純物
がドープされた多結晶半導体層あるいは不純物がドープ
されない真性の半導体層を成膜し、上述のＷＳｉ高融点
シリサイド層５に対するアモルファス化のイオン注入
を、上述したようにＰ，Ａｓ，Ｂ等の不純物イオンの注
入によって行う場合は、この不純物イオンを多結晶半導
体層４にもドープすることができ、これによって例えば
多結晶半導体層４が不純物ドープなされていない場合
は、これに導電性を付与することができ、また多結晶半
導体層４に不純物のドープがなされている場合には、そ
の抵抗をより低める効果を生じさせることができる。In the case where the polycrystalline semiconductor layer 4 is formed as in the above-mentioned example, the structure shown in FIG.
In the film formation of the polycrystalline semiconductor layer 4 described in A, an impurity-doped polycrystalline semiconductor layer or an intrinsic semiconductor layer not doped with an impurity is formed, and the above-mentioned WSi high melting point silicide layer 5 is amorphized with ions. When the implantation is performed by implanting impurity ions such as P, As, and B as described above, the polycrystalline semiconductor layer 4 can be doped with the impurity ions. If it is not doped, conductivity can be imparted to it, and if the polycrystalline semiconductor layer 4 is doped with impurities, the effect of lowering its resistance can be produced.
【００１５】[0015]
【実施例】更に、本発明による半導体装置の製造方法を
説明する。The method of manufacturing a semiconductor device according to the present invention will be described.
【００１６】（実施例１）図１で説明した工程をとる
が、図１Ａの多結晶半導体層４として、ｎ型不純物のＰ
（りん）がドープされたＳｉ多結晶層を、７０ｎｍの厚
さにＣＶＤ法によって成膜した。(Example 1) The steps described with reference to FIG. 1 are taken, but as the polycrystalline semiconductor layer 4 of FIG.
A (phosphorus) -doped Si polycrystalline layer was formed to a thickness of 70 nm by the CVD method.
【００１７】そして、これの上に、高融点シリサイド層
５としてＷＳｉX （ｘ＝２．５〜２．６）を、３７０ｎ
ｍの厚さにＣＶＤ法によって成膜した。このＷＳｉX の
成膜は、 供給ガスとその流量比：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ
＝３００／２．８／５０ [sccm] 圧力：２０ [Pa] 基板温度：５２０℃ とした。Then, WSi x (x = 2.5 to 2.6) is formed as a refractory silicide layer 5 on this layer for 370 n.
A film having a thickness of m was formed by the CVD method. This WSi x film is formed by supplying gas and its flow rate ratio: SiH 2 Cl 2 / WF 6 / Ar.
= 300 / 2.8 / 50 [sccm] Pressure: 20 [Pa] Substrate temperature: 520 ° C.
【００１８】その後の図１Ｂのアモルファス化を、ＷＳ
ｉX 層中にＳｉをイオン注入して行った。このイオン注
入条件は、 注入エネルギー：３０〔ｋeV〕 ドーズ量：１×１０15／ｃｍ2 とした。The subsequent amorphization of FIG.
Si was ion-implanted into the i x layer. The ion implantation conditions were as follows: implantation energy: 30 [keV] Dose amount: 1 × 10 15 / cm 2 .
【００１９】その後の図１ＣのＷＳｉX 層の再結晶化の
アニール処理は、８５０℃で３０分間行った。このよう
にして再結晶化された高融点シリサイド層すなわちＷＳ
ｉX 層は、その再結晶化過程で、過剰Ｓｉが、ＷＳｉX
による高融点シリサイド層５と多結晶Ｓｉ半導体層４と
の界面で析出し、ＷＳｉX 層中の粒界での析出が抑制さ
れ、低抵抗化がはかられた。The subsequent annealing treatment for recrystallizing the WSi x layer shown in FIG. 1C was performed at 850 ° C. for 30 minutes. The refractory silicide layer, ie, WS, recrystallized in this way
i X layer, in the re-crystallization process, the excess Si is, WSi X
It was deposited at the interface between the high melting point silicide layer 5 and the polycrystalline Si semiconductor layer 4, and the precipitation at the grain boundaries in the WSi X layer was suppressed, resulting in low resistance.
【００２０】（実施例２）この実施例においても、図１
で説明した工程をとるが、図１Ａの多結晶半導体層４と
して、ｎ型不純物のＰ（りん）がドープされたＳｉ多結
晶層を、７０ｎｍの厚さにＣＶＤ法によって成膜した。(Embodiment 2) Also in this embodiment, FIG.
1A, an Si polycrystal layer doped with n-type impurity P (phosphorus) is formed as a polycrystal semiconductor layer 4 of FIG. 1A by a CVD method to a thickness of 70 nm.
【００２１】そして、これの上に、高融点シリサイド層
５としてＷＳｉX （ｘ＝２．５〜２．６）を、３７０ｎ
ｍの厚さにＣＶＤ法によって成膜した。このＷＳｉX の
成膜は、 供給ガスとその流量比：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ
＝３００／２．８／５０ [sccm] 圧力：２０ [Pa] 基板温度：５２０℃ とした。Then, WSi x (x = 2.5 to 2.6) is formed as a refractory silicide layer 5 on this layer for 370 n.
A film having a thickness of m was formed by the CVD method. This WSi x film is formed by supplying gas and its flow rate ratio: SiH 2 Cl 2 / WF 6 / Ar.
= 300 / 2.8 / 50 [sccm] Pressure: 20 [Pa] Substrate temperature: 520 ° C.
【００２２】その後の図１Ｂのアモルファス化を、ＷＳ
ｉX 高融点シリサイド層５中にＷのイオン注入によって
行った。The subsequent amorphization of FIG.
i X The high melting point silicide layer 5 was ion-implanted with W.
【００２３】その後の図１ＣのＷＳｉX 層の再結晶化の
アニール処理は、８５０℃で３０分間行った。このよう
にして再結晶化された高融点シリサイド層すなわちＷＳ
ｉX 層は、その再結晶化過程で、過剰Ｓｉがイオン注入
されたＷと反応することによって高融点シリサイド層５
中の過剰Ｓｉの析出が回避され、さらにＷの注入によっ
てＷＳｉ2 に近づき低抵抗化が得られた。The subsequent annealing treatment for recrystallizing the WSi x layer in FIG. 1C was performed at 850 ° C. for 30 minutes. The refractory silicide layer, ie, WS, recrystallized in this way
In the re-crystallization process, the i x layer is formed by reacting excess Si with ion-implanted W, so that the high melting point silicide layer 5 is formed.
Precipitation of excess Si in the inside was avoided, and further, by implanting W, WSi 2 was approached and a low resistance was obtained.
【００２４】（実施例３）この実施例においても、図１
で説明した工程をとるが、図１Ａの多結晶半導体層４と
して、不純物がドープされない真性のＳｉ多結晶層を、
７０ｎｍの厚さにＣＶＤ法によって成膜した。(Embodiment 3) Also in this embodiment, FIG.
1A, an intrinsic Si polycrystalline layer not doped with impurities is used as the polycrystalline semiconductor layer 4 of FIG. 1A.
A film having a thickness of 70 nm was formed by the CVD method.
【００２５】そして、これの上に、高融点シリサイド層
５としてＷＳｉX （ｘ＝２．５〜２．６）を、３７０ｎ
ｍの厚さにＣＶＤ法によって成膜した。このＷＳｉX の
成膜は、 供給ガスとその流量比：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ
＝３００／２．８／５０ [sccm] 圧力：２０ [Pa] 基板温度：５２０℃ とした。Then, WSi x (x = 2.5 to 2.6) is formed as a refractory silicide layer 5 on this layer for 370 n.
A film having a thickness of m was formed by the CVD method. This WSi x film is formed by supplying gas and its flow rate ratio: SiH 2 Cl 2 / WF 6 / Ar.
= 300 / 2.8 / 50 [sccm] Pressure: 20 [Pa] Substrate temperature: 520 ° C.
【００２６】その後の図１ＢのＷＳｉX 高融点シリサイ
ド層５アモルファス化を、ｐ型不純物のＢ（ボロン）の
イオン注入によって行った。このイオン注入条件は、 注入エネルギー：３０〔ｋeV〕 ドーズ量：１×１０15／ｃｍ2 とした。After that, the WSi x refractory silicide layer 5 shown in FIG. 1B was made amorphous by ion implantation of B (boron) as a p-type impurity. The ion implantation conditions were as follows: implantation energy: 30 [keV] Dose amount: 1 × 10 15 / cm 2 .
【００２７】その後の図１ＣのＷＳｉX 層の再結晶化の
アニール処理は、８５０℃で３０分間行った。このよう
にして再結晶化された高融点シリサイド層すなわちＷＳ
ｉX 層は、その再結晶化過程で、過剰Ｓｉが、ＷＳｉX
による高融点シリサイド層５と多結晶Ｓｉ半導体層４と
の界面で析出し、ＷＳｉX 層中の粒界での析出が抑制さ
れ、低抵抗化が得られた。また、同時に高融点シリサイ
ド層５下のＳｉ多結晶半導体層４中に不純物のドーピン
グがなされて多結晶半導体層４の低抵抗化がはかられ
た。The subsequent annealing treatment for recrystallizing the WSi x layer in FIG. 1C was performed at 850 ° C. for 30 minutes. The refractory silicide layer, ie, WS, recrystallized in this way
i X layer, in the re-crystallization process, the excess Si is, WSi X
It was precipitated at the interface between the high melting point silicide layer 5 and the polycrystalline Si semiconductor layer 4, and the precipitation at the grain boundary in the WSi X layer was suppressed, resulting in low resistance. At the same time, the Si polycrystalline semiconductor layer 4 under the high melting point silicide layer 5 was doped with impurities to reduce the resistance of the polycrystalline semiconductor layer 4.
【００２８】上述したように、本発明方法によれば、Ｗ
ＳｉX 高融点シリサイド層５にイオン注入を行ってアモ
ルファス化し、その後アニールによって再結合化するこ
とによって、高融点シリサイド層５中の粒界での過剰Ｓ
ｉの析出を回避できることから、高融点シリサイド層５
の低比抵抗化をはかることができるものであり、また、
そのイオン注入工程において、Ｗをイオン注入するとき
は、より過剰Ｓｉの排除を行うことができ、よりＷＳｉ
2 に近づけることができることから、より抵抗の低減化
をはかることができる。As described above, according to the method of the present invention, W
Si X refractory silicide layer 5 is ion-implanted to be made amorphous, and then recombined by annealing, so that excess S at grain boundaries in refractory silicide layer 5 is formed.
Since the precipitation of i can be avoided, the high melting point silicide layer 5
It is possible to reduce the specific resistance of
In the ion implantation step, when W is ion-implanted, excess Si can be eliminated, and WSi
Since it can be close to 2 , the resistance can be further reduced.
【００２９】また、上述の実施例においては、ＷＳｉ高
融点シリサイド層５下に多結晶半導体層４の形成がなさ
れた２層構造とした場合であるが、高融点シリサイド層
５を有する２層以上の多層構造とする場合、あるいは多
結晶半導体層４が形成されない高融点シリサイド層５の
単層構造の導電層とした場合等において、本発明を適用
して同様の効果を得ることができる。Further, in the above-mentioned embodiment, the case of the two-layer structure in which the polycrystalline semiconductor layer 4 is formed under the WSi high melting point silicide layer 5, the two or more layers having the high melting point silicide layer 5 are provided. The same effect can be obtained by applying the present invention in the case where the present invention is applied to the case where the present invention is applied to the multi-layer structure, or when the conductive layer has a single layer structure of the refractory silicide layer 5 in which the polycrystalline semiconductor layer 4 is not formed.
【００３０】また、上述した例では、導電層を構成する
高融点シリサイド層がＷＳｉである場合について説明し
たが、他の高融点シリサイド層例えばＭｏＳｉ，ＴｉＳ
ｉ等を有する導電層を形成する半導体装置の製造に本発
明を適用して同様の効果を得ることができる。In the above example, the case where the high melting point silicide layer forming the conductive layer is WSi has been described, but other high melting point silicide layers such as MoSi and TiS are described.
The same effect can be obtained by applying the present invention to the manufacture of a semiconductor device in which a conductive layer having i or the like is formed.
【００３１】また、本発明は高融点シリサイド層を有す
る導電層が、上述したＭＩＳ−ＦＥＴのゲート電極であ
る場合に限られるものではなく、種々の半導体装置にお
ける電極、配線等を構成する導電層において高融点シリ
サイド層を有する導電層が形成される場合に適用できる
ことはいうまでもない。Further, the present invention is not limited to the case where the conductive layer having the refractory silicide layer is the gate electrode of the above-mentioned MIS-FET, and the conductive layer forming electrodes, wirings, etc. in various semiconductor devices. Needless to say, it can be applied to the case where a conductive layer having a high melting point silicide layer is formed.
【００３２】[0032]
【発明の効果】上述したように、本発明によれば、高融
点シリサイド層を有する導電層が形成される半導体装置
を製造するに当たり、その高融点シリサイド層の低抵抗
化をはかることができるので、高速性の向上、高周波特
性の向上等を図った各種半導体装置を製造することがで
き、その工業的利益は甚大である。As described above, according to the present invention, when manufacturing a semiconductor device in which a conductive layer having a refractory silicide layer is formed, the resistance of the refractory silicide layer can be reduced. It is possible to manufacture various semiconductor devices with improved high-speed performance, improved high-frequency characteristics, etc., and the industrial benefit thereof is enormous.
【図１】本発明による半導体装置の製造方法の一例の断
面図である。Ａ〜Ｃはそれぞれ各工程の断面図である。FIG. 1 is a sectional view of an example of a method for manufacturing a semiconductor device according to the present invention. A to C are cross-sectional views of respective steps.
【図２】本発明を適用する半導体装置の一例の概略断面
図を示す。FIG. 2 shows a schematic sectional view of an example of a semiconductor device to which the present invention is applied.
１ 半導体基板 ２ 素子分離絶縁層 ３ ゲート絶縁膜 ４ 多結晶半導体層 ５ 高融点シリサイド層 1 semiconductor substrate 2 element isolation insulating layer 3 gate insulating film 4 polycrystalline semiconductor layer 5 refractory silicide layer
Claims (5)
が形成されてなる半導体装置の製造方法において、 上記高融点金属シリサイド層の成膜工程と、 該高融点金属シリサイド層をアモルファス化するイオン
注入工程と、 その後上記高融点金属シリサイド層を再結晶化するアニ
ール工程とを採ることを特徴とする半導体装置の製造方
法。1. A method of manufacturing a semiconductor device comprising a conductive layer having a refractory metal silicide layer, the step of forming the refractory metal silicide layer, and ion implantation for amorphizing the refractory metal silicide layer. A method of manufacturing a semiconductor device, which comprises a step and an annealing step of recrystallizing the refractory metal silicide layer.
であることを特徴とする請求項１に記載の半導体装置の
製造方法。2. The refractory metal silicide layer is WSi x
The method for manufacturing a semiconductor device according to claim 1, wherein
ァス化するイオン注入工程においてＷイオンをイオン注
入することを特徴とする請求項２に記載の半導体装置の
製造方法。3. The method of manufacturing a semiconductor device according to claim 2, wherein W ions are ion-implanted in the ion-implanting step for amorphizing the refractory metal silicide layer.
結晶半導体層上になし、 上記高融点金属シリサイド層をアモルファス化するイオ
ン注入工程においてＰイオンもしくはＡｓイオンをイオ
ン注入することを特徴とする請求項１に記載の半導体装
置の製造方法。4. The high melting point metal silicide layer is formed on the polycrystalline semiconductor layer, and P ions or As ions are ion-implanted in an ion implantation step for amorphizing the high melting point metal silicide layer. The method of manufacturing a semiconductor device according to claim 1.
結晶半導体層上になし、 上記高融点金属シリサイド層をアモルファス化するイオ
ン注入工程においてＢイオンをイオン注入することを特
徴とする請求項１に記載の半導体装置の製造方法。5. The high melting point metal silicide layer is formed on a polycrystalline semiconductor layer, and B ions are ion-implanted in an ion implantation step for amorphizing the high melting point metal silicide layer. 1. The method for manufacturing a semiconductor device according to 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25382895A JPH0997771A (en) | 1995-09-29 | 1995-09-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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| JP25382895A JPH0997771A (en) | 1995-09-29 | 1995-09-29 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997771A true JPH0997771A (en) | 1997-04-08 |
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ID=17256705
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25382895A Pending JPH0997771A (en) | 1995-09-29 | 1995-09-29 | Manufacture of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH0997771A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905753A2 (en) * | 1997-09-29 | 1999-03-31 | LG Semicon Co., Ltd. | Method for fabricating a conducting electrode for semiconductor device |
| JPH1197389A (en) * | 1997-09-11 | 1999-04-09 | Lg Semicon Co Ltd | Fabrication of semiconductor device |
-
1995
- 1995-09-29 JP JP25382895A patent/JPH0997771A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197389A (en) * | 1997-09-11 | 1999-04-09 | Lg Semicon Co Ltd | Fabrication of semiconductor device |
| EP0905753A2 (en) * | 1997-09-29 | 1999-03-31 | LG Semicon Co., Ltd. | Method for fabricating a conducting electrode for semiconductor device |
| EP0905753A3 (en) * | 1997-09-29 | 1999-04-28 | LG Semicon Co., Ltd. | Method for fabricating a conducting electrode for semiconductor device |
| EP0905753B1 (en) * | 1997-09-29 | 2005-11-02 | LG Semicon Co., Ltd. | Method for fabricating a conducting electrode for semiconductor device |
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