KR100261683B1 - Method for fabricating dual gate electrode - Google Patents

Method for fabricating dual gate electrode Download PDF

Info

Publication number
KR100261683B1
KR100261683B1 KR1019970081278A KR19970081278A KR100261683B1 KR 100261683 B1 KR100261683 B1 KR 100261683B1 KR 1019970081278 A KR1019970081278 A KR 1019970081278A KR 19970081278 A KR19970081278 A KR 19970081278A KR 100261683 B1 KR100261683 B1 KR 100261683B1
Authority
KR
South Korea
Prior art keywords
gate
oxide film
type impurity
gate electrode
oxide layer
Prior art date
Application number
KR1019970081278A
Other languages
Korean (ko)
Other versions
KR19990061024A (en
Inventor
장성근
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970081278A priority Critical patent/KR100261683B1/en
Publication of KR19990061024A publication Critical patent/KR19990061024A/en
Application granted granted Critical
Publication of KR100261683B1 publication Critical patent/KR100261683B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

PURPOSE: A method for manufacturing a dual gate electrode is provided to improve the operating speed and an electrical characteristic of a semiconductor device by reducing the resistance of a gate electrode. CONSTITUTION: A gate oxide layer and a polycrystalline silicon layer are formed on a semiconductor substrate. The semiconductor substrate has an NMOS area and a PMOS area. An n type impurity oxide layer pattern is formed on an upper portion of the polycrystalline silicon layer in the NMOS area. An n+ type polycrystalline silicon layer(15a) is formed by heat-treating the n type impurity oxide layer pattern. A p type impurity oxide layer pattern is formed on the n type impurity oxide layer pattern. A p+ type polycrystalline silicon layer(15b) is formed by heat-treating the p type impurity oxide layer pattern. After removing the p type impurity oxide layer pattern, metal or metal silicide and a gage mask oxide layer are formed. Then, the gate mask oxide layer, metal or metal silicide, the polycrystalline silicon layer and the gate oxide layer are etched so that a gate electrode pattern is formed.

Description

듀얼 게이트 전극 제조방법Dual gate electrode manufacturing method

본 발명은 씨모스에서 듀얼 게이트 전극 제조방법에 관한 것으로, 특히 고집적 반도체 장치에서 동일 기판상의 동일층에 서로 다른 얇은 두께의 p+및n+다결정실리콘 박막과 게이트 금속 또는 금속 실리사이드 적층구조를 갖는 게이트 전극을 제조하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for fabricating dual gate electrodes in CMOS, in particular a gate having a thin metal p + and n + polysilicon thin film and gate metal or metal silicide stack structure in the same layer on the same substrate in a highly integrated semiconductor device. It relates to a technique for manufacturing an electrode.

종래의 듀얼 게이트 전극을 제조하는 방법은 언도프(undoped)된 폴리실리콘층 상부에 마스크(Mask)를 사용하여 듀얼 임플란트(implant)(n+: AS· P, p+: B·BF2)하거나, 인-시튜 도핑(in-situ doping)방법에 의하여 n+게이트와 p+게이트를 각각 증착하고, 패터닝(patterning)하는 방법이 주로 사용되었다.The conventional method of manufacturing a dual gate electrode is to use a dual implant (n + : AS · P, p + : B · BF 2 ) using a mask on top of the undoped polysilicon layer By the in-situ doping method, a method of depositing and patterning n + gate and p + gate, respectively, has been mainly used.

그러나, 전자의 방법은 공정이 간편한 편이나 하이 도핑(high doping)이 어렵고, 도판트 프로파일(dopant profile) 특성상 게이트 디플리션이 일어나기 쉽다.However, the former method is easy to process, but high doping is difficult, and gate depletion tends to occur due to the dopant profile characteristics.

또한, 후자의 방법은 n+/p+폴리실리콘 게이트를 증착해야 하므로 각각의 공정을 set-up 해야 되는 문제점이 있으며, 또한 각각의 게이트를 증착하고 디파인하고 패터닝해야 되는 복잡성이 있다.In addition, the latter method requires the deposition of n + / p + polysilicon gates, so there is a problem in that each process needs to be set-up, and there is also the complexity of depositing, defining and patterning each gate.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 듀얼 게이트 전극 제조방법을 설명하기로 한다.Hereinafter, a method of manufacturing a dual gate electrode according to the related art will be described with reference to the accompanying drawings.

도 1a 내지 도 1d 는 종래기술에 따른 듀얼 게이트 전극 제조방법을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a dual gate electrode according to the prior art.

먼저, 반도체기판(12)에 NMOS와 PMOS을 형성하고, 그 상부에 게이트 산화막(14)을 형성한 다음, 그 상부에 다결정실리콘층(16)을 1000 ∼ 2500 Å 두께로 두껍게 형성한다.First, an NMOS and a PMOS are formed on the semiconductor substrate 12, a gate oxide film 14 is formed thereon, and a polysilicon layer 16 is thickly formed thereon with a thickness of 1000 to 2500 kHz.

다음, 상기 다결정실리콘층(16) 상부에 NMOS를 노출시키는 제1감광막 패턴(18)을 형성하고, n 형 불순물을 임플란트하여 n+형 다결정실리콘층(16a)를 형성한다. (도 1a참조)Next, the first photoresist layer pattern 18 exposing the NMOS is formed on the polysilicon layer 16, and the n + type impurity is implanted to form the n + type polysilicon layer 16a. (See FIG. 1A)

그 다음, 상기 제1감광막 패턴(18)을 제거하고, 상기 다결정실리콘층(16) 상부에 PMOS를 노출시키는 제2감광막 패턴(20)을 형성한 후, p 형 불순물을 임플란트하여 p+형 다결정실리콘층(16b)를 형성한다. (도 1b참조)Then, the first to remove the photoresist pattern 18, after forming the second photoresist pattern 20 exposing the PMOS on top of the polysilicon layer 16, to implant the p-type impurity in the p + type polycrystalline The silicon layer 16b is formed. (See FIG. 1B)

다음, 상기 제2감광막 패턴(20)을 제거하고, 상기 임플란트 공정을 한 다음, 열처리 공정을 실시한 후, 상기 다결정실리콘층(16) 상부에 게이트 금속(22) 및 게이트 마스크 산화막(24)을 형성하고, 상기 게이트 마스크 산화막(24) 상부에 게이트 전극용 마스크(26)를 형성한다. (도 1c참조)Next, the second photoresist layer pattern 20 is removed, the implant process is performed, and then a heat treatment process is performed. Then, the gate metal 22 and the gate mask oxide layer 24 are formed on the polysilicon layer 16. A gate electrode mask 26 is formed on the gate mask oxide film 24. (See FIG. 1C)

다음, 상기 게이트 전극용 마스크(26)를 식각마스크로 상기 게이트 마스크 산화막(24), 게이트 금속 또는 금속 실리사이드(22), 다결정실리콘층(16) 및 게이트 산화막(14)을 순차적으로 식각하여 게이트 마스크 산화막(24)이 적층되어 있는 게이트 전극 패턴을 형성한다. (도 1d참조)Next, the gate mask oxide layer 24, the gate metal or metal silicide 22, the polysilicon layer 16, and the gate oxide layer 14 are sequentially etched using the gate electrode mask 26 as an etch mask. A gate electrode pattern in which the oxide film 24 is laminated is formed. (See FIG. 1D)

상기와 같이 종래기술에 따른 듀얼 게이트 전극 제조방법은, 메모리 장치의 집적도가 증가함에 따라 셀영역의 게이트 전극을 구성하는 도전배선의 높이는 낮아지면서, 워드라인의 저항은 작은 값이 요구되고 있다. 그러나, n+및 p+다결정실리콘 박막을 형성하기 위해 사용되어온 이온주입방법으로는 얇은 n+및 p+다결정실리콘 박막을 형성할 수 없다. 또한, 여기서 사용된 다결정실리콘 박막의 두께는 1000 ∼ 2500 Å 으로 매우 두껍기 때문에 전체적인 게이트 전극의 두께가 두꺼워져서 후속 공정 진행에 어려움이 있으며, 게이트 저항이 매우 크기 때문에 DRAM의 전기적 특성에 매우 나쁜 영향을 미치는 문제점이 있다.As described above, in the method of manufacturing the dual gate electrode according to the related art, as the degree of integration of the memory device increases, the height of the conductive wiring constituting the gate electrode of the cell region is decreased, and the resistance of the word line is required to be small. However, the n + and p + ion, which has been used for forming the polycrystalline silicon thin film infusion method can not form a thin n + and p + poly-Si thin film. In addition, since the thickness of the polysilicon thin film used here is very thick (1000 to 2500 kPa), the overall gate electrode becomes thick, which makes it difficult to proceed with subsequent processes. Since the gate resistance is very large, it has a very bad effect on the DRAM electrical characteristics. There is a problem.

본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 게이트 산화막 상부에 얇은 두께의 다결정실리콘층을 형성하고, NMOS 영역 상부의 다결정실리콘층 상부에는 n 형 불순물 소오스를 형성하고, PMOS 영역 상부의 다결정실리콘층 상부에는 p 형 불순물 소오스를 형성한 다음, 열처리공정을 실시하여 얇은 두께의 n+, p+형 다결정실리콘층을 형성함으로써 후속 공정을 용이하게 하고 그에 따른 반도체소자의 동작속도 향상 및 전기적 특성을 향상시키는 듀얼 게이트 전극 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the above problems of the prior art, to form a thin polysilicon layer on the gate oxide layer, to form an n-type impurity source on the polycrystalline silicon layer on the NMOS region, and to form a polycrystal on the PMOS region A p-type impurity source is formed on the silicon layer, and then a heat treatment process is performed to form a thin n + , p + type polycrystalline silicon layer, thereby facilitating subsequent processes, thereby improving operation speed and electrical characteristics of the semiconductor device. It is an object of the present invention to provide a method for manufacturing a dual gate electrode.

도 1a 내지 도 1d 는 종래기술에 따른 듀얼 게이트 전극 제조방법을 도시한 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a dual gate electrode according to the prior art.

도 2a 내지 도 2f 는 본 발명에 따른 듀얼 게이트 전극 제조방법을 도시한 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a dual gate electrode according to the present invention.

◈ 도면의 주요부분에 대한 부호의 설명◈ Explanation of symbols for the main parts of the drawings

11, 12 : 반도체기판 13, 14 : 게이트 산화막11, 12: semiconductor substrate 13, 14: gate oxide film

15, 16 : 다결정실리콘층 15a, 16a : n+형 다결정실리콘층15, 16: polycrystalline silicon layer 15a, 16a: n + type polycrystalline silicon layer

15b, 16b : p+형 다결정실리콘층 17 : PSG 산화막15b, 16b: p + polysilicon layer 17: PSG oxide film

18, 19 : 제1감광막 패턴 20, 23 : 제2감광막 패턴18, 19: First photosensitive film pattern 20, 23: Second photosensitive film pattern

21 : BSG 산화막 22, 25 : 게이트 금속 또는 금속실리사이드21: BSG oxide film 22, 25: gate metal or metal silicide

24, 27 : 게이트 마스크 산화막 26, 29 : 게이트 전극용 마스크24, 27: gate mask oxide film 26, 29: mask for gate electrode

이상의 목적을 달성하기 위한 본 발명에 따른 듀얼 게이트 전극 제조방법은,Dual gate electrode manufacturing method according to the present invention for achieving the above object,

NMOS 영역과 PMOS 영역을 갖는 반도체기판 상부에 게이트 산화막 및 다결정실리콘층을 형성하는 공정과,Forming a gate oxide film and a polysilicon layer on the semiconductor substrate having an NMOS region and a PMOS region;

상기 NMOS 영역 상의 다결정실리콘층 상부에 n 형 불순물 산화막 패턴을 형성하고, 열처리하여 n+형 다결정실리콘층을 형성하는 공정과,Forming an n-type impurity oxide film pattern on the polysilicon layer on the NMOS region and performing heat treatment to form an n + -type polysilicon layer;

상기 n 형 불순물 산화막 패턴을 제거하고, 상기 n 형 불순물 산화막 상부의 다결정실리콘층 상부에 p 형 불순물 산화막 패턴을 형성하고, 열처리하여 p+형 다결정실리콘층을 형성하는 공정과,Removing the n-type impurity oxide film pattern, forming a p-type impurity oxide film pattern over the polysilicon layer on the n-type impurity oxide film, and performing heat treatment to form a p + polycrystalline silicon layer;

상기 p 형 불순물 산화막 패턴을 제거하고, 전면에 금속 또는 금속 실리사이드 및 게이트 마스크 산화막을 형성하는 공정과,Removing the p-type impurity oxide film pattern and forming a metal or metal silicide and a gate mask oxide film on an entire surface thereof;

상기 게이트 마스크 산화막 상부에 게이트 전극용 마스크를 형성하는 공정과,Forming a gate electrode mask on the gate mask oxide film;

상기 게이트 전극용 마스크를 식각마스크로 사용하여 상기 게이트 마스크 산화막, 금속 또는 금속 실리사이드, 다결정실리콘층 및 게이트 산화막을 식각하여 게이트 마스크 산화막이 적층되어 있는 게이트 전극 패턴을 형성하는 공정을 포함하는 것을 특징으로 한다.And etching the gate mask oxide layer, the metal or metal silicide, the polysilicon layer, and the gate oxide layer using the gate electrode mask as an etching mask to form a gate electrode pattern in which the gate mask oxide layer is stacked. do.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f 는 본 발명에 따른 듀얼 게이트 전극 제조방법을 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a dual gate electrode according to the present invention.

NMOS 영역과 PMOS 영역을 갖는 반도체기판(11) 상부에 게이트 산화막(13)을 형성한다.A gate oxide film 13 is formed over the semiconductor substrate 11 having an NMOS region and a PMOS region.

다음, 상기 게이트 산화막(13) 상부에 다결정실리콘층(15)을 증착한 후, 상기 다결정실리콘층(15) 상부에 PSG 산화막(17)을 형성한다. 이때, 상기 다결정실리콘층(15)은 300 ∼ 1000 Å두께로 얇게 형성한다.Next, after the polysilicon layer 15 is deposited on the gate oxide layer 13, a PSG oxide layer 17 is formed on the polysilicon layer 15. At this time, the polysilicon layer 15 is thinly formed to a thickness of 300 ~ 1000 kPa.

그 다음, 상기 PSG 산화막(17) 상부에 PMOS을 노출시키는 제1감광막 패턴(19)을 형성한다. (도 2a참조)Next, a first photoresist layer pattern 19 exposing the PMOS is formed on the PSG oxide layer 17. (See Figure 2A)

다음, 상기 제1감광막 패턴(19)을 식각마스크로 사용하여 상기 PSG 산화막(17)을 식각하고, 상기 제1감광막 패턴(19)을 제거한다.Next, the PSG oxide layer 17 is etched using the first photoresist layer pattern 19 as an etching mask, and the first photoresist layer pattern 19 is removed.

그 다음, 열처리공정을 실시하여 상기 PSG 산화막(17)으로 부터 인을 하부의 다결정실리콘층(15)으로 확산시켜 n+형 다결정실리콘층을 형성한다. (도 2b참조)Then, a heat treatment process is performed to diffuse phosphorus from the PSG oxide film 17 into the lower polysilicon layer 15 to form an n + type polysilicon layer. (See Figure 2b)

다음, 상기 PSG 산화막(17)을 제거하고, 상기 다결정실리콘층(15) 상부에 BSG 산화막(21)을 형성하고, 상기 BSG 산화막(21) 상부에 NMOS을 노출시키는 제2감광막 패턴(23)을 형성한다. 여기서, 상기 PSG 산화막(17)과 BSG 산화막(21)은 상기 다결정실리콘층(15)과 식각선택비가 큰 박막으로 대신할 수 있다. (도 2c참조)Next, the PSG oxide layer 17 is removed, the second photoresist layer pattern 23 is formed on the polysilicon layer 15 to form the BSG oxide layer 21, and exposes the NMOS on the BSG oxide layer 21. Form. The PSG oxide layer 17 and the BSG oxide layer 21 may be replaced with a thin film having a large etching selectivity with the polysilicon layer 15. (See FIG. 2C)

그 다음, 상기 제2감광막 패턴(23)을 식각마스크로 사용하여 상기 BSG 산화막(21)을 식각하고, 상기 제2감광막 패턴(23)을 제거한다.Next, the BSG oxide layer 21 is etched using the second photoresist layer pattern 23 as an etching mask, and the second photoresist layer pattern 23 is removed.

다음, 열처리공정을 실시하여 상기 BSG 산화막(21)으로 부터 보론(boron)을 하부의 다결정실리콘층(15)으로 확산시켜 p+형 다결정실리콘층을 형성한다. (도 2d참조)Next, a heat treatment process is performed to diffuse the boron from the BSG oxide film 21 to the lower polysilicon layer 15 to form a p + polysilicon layer. (See FIG. 2D)

그 다음, 상기 BSG 산화막(21)을 제거하고, 상기 다결정실리콘층(15) 상부에 게이트 금속 또는 금속 실리사이드(25)와 게이트 마스크 산화막(27)을 형성하고, 상기 게이트 마스크 산화막(27) 상부에 게이트 전극용 마스크(29)를 형성한다. (도 2e참조)Next, the BSG oxide layer 21 is removed, a gate metal or metal silicide 25 and a gate mask oxide layer 27 are formed on the polysilicon layer 15, and the gate mask oxide layer 27 is formed on the gate mask oxide layer 27. A gate electrode mask 29 is formed. (See Figure 2E)

다음, 상기 게이트 전극용 마스크(29)를 식각마스크로 사용하여 상기 게이트 마스크 산화막(27), 게이트 금속 또는 금속 실리사이드(25), 다결정실리콘층(15)과 게이트 산화막(13)을 순차적으로 식각하여 게이트 마스크 산화막(27)이 적층되어 있는 게이트 전극 패턴을 형성한다. (도 2f참조)Next, the gate mask oxide layer 27, the gate metal or metal silicide 25, the polysilicon layer 15 and the gate oxide layer 13 are sequentially etched using the gate electrode mask 29 as an etch mask. A gate electrode pattern in which the gate mask oxide film 27 is stacked is formed. (See Figure 2f)

이상에서 설명한 바와 같이 본 발명에 따른 듀얼 게이트 제조방법은, PMOS와 NMOS 영역이 형성되어 있는 반도체기판 상부에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 두께가 얇은 다결정실리콘층을 형성한 다음, 상기 PMOS와 NMOS 각각의 상부에 p 형 및 n 형 고체 불순물 소오스를 형성하고, 열처리공정을 실시하여 얇은 두께의 p+, n+형 다결정실리콘층을 형성함으로써 게이트 전극의 두께를 줄이고 그에 따른 후속 공정을 용이하게 하고, p+, n+형 다결정실리콘층과 금속 또는 금속 실리사이드로 구성된 게이트의 저항을 감소시켜 반도체소자의 동작 속도, 수율 및 전기적 특성을 향상시키는 이점이 있다.As described above, in the dual gate manufacturing method according to the present invention, a gate oxide film is formed on the semiconductor substrate on which the PMOS and NMOS regions are formed, and a thin polysilicon layer is formed on the gate oxide film. P on top of each of PMOS and NMOS P-type thin films are formed by forming a type and an n-type solid impurity source and performing a heat treatment process.+, n+Forming a type polysilicon layer reduces the thickness of the gate electrode and facilitates subsequent processes, thereby p+, n+By reducing the resistance of the gate formed of the type polysilicon layer and the metal or metal silicide, there is an advantage of improving the operation speed, yield and electrical characteristics of the semiconductor device.

Claims (4)

NMOS 영역과 PMOS 영역을 갖는 반도체기판 상부에 게이트 산화막 및 다결정실리콘층을 형성하는 공정과,Forming a gate oxide film and a polysilicon layer on the semiconductor substrate having an NMOS region and a PMOS region; 상기 NMOS 영역 상의 다결정실리콘층 상부에 n 형 불순물 산화막 패턴을 형성하고, 열처리하여 n+형 다결정실리콘층을 형성하는 공정과,Forming an n-type impurity oxide film pattern on the polysilicon layer on the NMOS region and performing heat treatment to form an n + -type polysilicon layer; 상기 n 형 불순물 산화막 패턴을 제거하고, 상기 n 형 불순물 산화막 상부의 다결정실리콘층 상부에 p 형 불순물 산화막 패턴을 형성하고, 열처리하여 p+형 다결정실리콘층을 형성하는 공정과,Removing the n-type impurity oxide film pattern, forming a p-type impurity oxide film pattern over the polysilicon layer on the n-type impurity oxide film, and performing heat treatment to form a p + polycrystalline silicon layer; 상기 p 형 불순물 산화막 패턴을 제거하고, 전면에 금속 또는 금속 실리사이드 및 게이트 마스크 산화막을 형성하는 공정과,Removing the p-type impurity oxide film pattern and forming a metal or metal silicide and a gate mask oxide film on an entire surface thereof; 상기 게이트 마스크 산화막 상부에 게이트 전극용 마스크를 형성하는 공정과,Forming a gate electrode mask on the gate mask oxide film; 상기 게이트 전극용 마스크를 식각마스크로 사용하여 상기 게이트 마스크 산화막, 금속 또는 금속 실리사이드, 다결정실리콘층 및 게이트 산화막을 식각하여 게이트 마스크 산화막이 적층되어 있는 게이트 전극 패턴을 형성하는 공정을 포함하는 듀얼 게이트 전극 제조방법.Etching the gate mask oxide layer, the metal or metal silicide, the polysilicon layer, and the gate oxide layer by using the gate electrode mask as an etching mask to form a gate electrode pattern in which the gate mask oxide layer is stacked. Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 n 형 불순물 산화막은 PSG 산화막인 것을 특징으로 하는 듀얼 게이트 전극 제조방법.The n-type impurity oxide film is a dual gate electrode manufacturing method, characterized in that the PSG oxide film. 제 1 항에 있어서,The method of claim 1, 상기 p 형 불순물 산화막은 BSG 산화막인 것을 특징으로 하는 듀얼 게이트 전극 제조방법.And the p-type impurity oxide film is a BSG oxide film. 제 1 항에 있어서,The method of claim 1, 상기 다결정실리콘층은 300 ∼ 1000 Å 두께로 형성하는 것을 특징으로 하는 듀얼 게이트 전극 제조방법.The polycrystalline silicon layer is a dual gate electrode manufacturing method, characterized in that formed to a thickness of 300 ~ 1000 Å.
KR1019970081278A 1997-12-31 1997-12-31 Method for fabricating dual gate electrode KR100261683B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970081278A KR100261683B1 (en) 1997-12-31 1997-12-31 Method for fabricating dual gate electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970081278A KR100261683B1 (en) 1997-12-31 1997-12-31 Method for fabricating dual gate electrode

Publications (2)

Publication Number Publication Date
KR19990061024A KR19990061024A (en) 1999-07-26
KR100261683B1 true KR100261683B1 (en) 2000-07-15

Family

ID=19530539

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970081278A KR100261683B1 (en) 1997-12-31 1997-12-31 Method for fabricating dual gate electrode

Country Status (1)

Country Link
KR (1) KR100261683B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386460B1 (en) * 2001-01-10 2003-06-09 장성근 Method for forming gate electrode of CMOS transistor
KR100407988B1 (en) * 2001-03-15 2003-12-01 주식회사 하이닉스반도체 Method for Forming Dual Gate of Semiconductor Device

Also Published As

Publication number Publication date
KR19990061024A (en) 1999-07-26

Similar Documents

Publication Publication Date Title
KR100332857B1 (en) A method for selectively conter-doping gate stack conductors on a semi-conductor substrate
JP2774952B2 (en) Method for manufacturing semiconductor device
KR100353551B1 (en) Method of forming silicide
US4808555A (en) Multiple step formation of conductive material layers
KR0119961B1 (en) Fabrication method for capacitor of semiconductor device
KR20010059976A (en) Manufacturing method of semiconductor device
KR900000819B1 (en) Semiconductor device manufacturing method
KR100261683B1 (en) Method for fabricating dual gate electrode
KR100273296B1 (en) Method for fabricating mos transistor
KR20010066327A (en) A method for fabricating dual gate electrode
KR100224786B1 (en) Method of manufacturing dual gate of semiconductor device
KR20010054169A (en) Method for manufacturing semiconductor device
US6232222B1 (en) Method of eliminating a critical mask using a blockout mask and a resulting semiconductor structure
KR100336784B1 (en) Fabricating method of semiconductor device
KR20000045456A (en) Method for manufacturing semiconductor device
KR100322891B1 (en) Method For Manufacturing The Gate Electrode Of Semiconductor Device
KR100351895B1 (en) Method for forming bitline in semiconductor device
KR100390891B1 (en) Method for manufacturing ic semiconductor device
KR100357299B1 (en) Method for manufacturing thin film transistor
KR20050051177A (en) Method for fabricating transistor of semiconductor device
KR100849076B1 (en) Method for fabricating MPDL semiconductor device
KR100255136B1 (en) Gate electrode of semiconductor device and method for manufacturing the same
KR0167605B1 (en) Mos-transistor fabrication method
KR100215836B1 (en) Fabrication process of semiconductor device
KR20020010341A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080320

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee