KR100258195B1 - Method for manufacturing semiconductor capacitor - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor capacitor is provided to improve the productivity of the semiconductor capacitor by performing an etching process for forming a storage electrode pattern in a single step. CONSTITUTION: A storage electrode material layer for forming a storage electrode(34) is formed on an insulating layer of a semiconductor substrate. The semiconductor substrate is formed with a contact hole(32). A photoresist etching mask is formed on the storage electrode material layer so as to form the storage electrode(34). A wafer formed with the etching mask is loaded in a low pressure high density plasma etching device. Then, the storage electrode material layer is selectively etched so as to form the storage electrode(34). At this time, the etching condition is that the pressure is 15mT, an upper electrode power is 600W, a lower electrode power is 50W, Cl2 40 SCCM, N2 6 SCCM, and SF6 7 SCCM.

Description

반도체 커패시터의 제조방법Manufacturing method of semiconductor capacitor

본 발명은 반도체 커패시터의 제조방법에 관한 것으로서, 보다 상세하게는 커패시터의 스트리지전극 패턴형성을 위한 플라즈마 식각조건의 최적화에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor capacitor, and more particularly, to an optimization of plasma etching conditions for forming a streak pattern of a capacitor.

최근 반도체소자의 고집적화는 더욱 신속히 추진되어 왔으며, 특히 반도체 메모리장치 중에서 DRAM(Dynamic Random Access Memory)은 64M급을 넘어 256M급도 양산체제에 이르렀다. DRAM은 하나의 MOS 트랜지스터와 하나의 커패시터를 단위셀로 하는 셀어레이를 기본 골간으로 하는 기억장치로서, 각 단위셀에서 기억용량을 담당하는 것이 반도체 커패시터이며, 고집적화가 진행되는 만큼 단위셀이 차지하는 면적은 더욱 줄어들게 되지만 일정한 이상의 셀커패시턴스가 확보되어야 한다.Recently, high integration of semiconductor devices has been promoted more rapidly. In particular, DRAM (Dynamic Random Access Memory) has grown to a mass production system of 256M beyond 64M. DRAM is a memory device based on a cell array having one MOS transistor and one capacitor as a unit cell. The semiconductor capacitor is a semiconductor capacitor that takes charge of the storage capacity in each unit cell. Is further reduced, but a certain cell capacitance must be secured.

따라서 커패시터의 유효단면적의 증가를 위해 커패시터의 하부전극을 구성하는 스토리지전극의 두께를 높이게 된다. 그러나 스토리지전극의 두께가 높아지는 만큼 스토리지전극 패턴형성시 어스팩트비(aspect ratio)가 높아져 포토장비의 정확성과 정확한 CD(Critical Dimension) 콘트롤이 요구된다.Therefore, in order to increase the effective area of the capacitor, the thickness of the storage electrode constituting the lower electrode of the capacitor is increased. However, as the thickness of the storage electrode increases, the aspect ratio increases when forming the storage electrode pattern, so that the accuracy of photo equipment and accurate CD (Critical Dimension) control are required.

한편 반도체 DRAM의 집적도가 256M 급이 됨에 따라 스토리지전극 패턴형성을 위한 포토공정시 정확한 CD 컨트롤을 위해 스토리지전극의 구성물질로 사용되는 폴리실리콘층상에 포토레지스트와 폴리실리콘의 접착성 향상 및 반반사층으로서 아크(ARC; Anti Reflection Coating)물질층을 형성해준다.On the other hand, as the integration degree of semiconductor DRAM is 256M level, the adhesion of photoresist and polysilicon on the polysilicon layer used as the constituent material of the storage electrode for accurate CD control during the photo process for forming the storage electrode pattern, and the anti-reflective layer Form an arc (ARC) layer.

그러나 상기와 같은 스토리지 폴리실리콘층상에 아크물질층을 사용하는 256 M DRAM에서는 스토리지전극 패턴을 형성하기 위한 식각공정시 다음과 같은 문제점이 존재한다.However, in the 256 M DRAM using the arc material layer on the storage polysilicon layer as described above, the following problems exist during the etching process for forming the storage electrode pattern.

첫째, 스토리지 폴리실리콘층에 대한 메인 식각단계를 수행하기 전에 아크층을 식각하는 비티(Breakthrough;BT) 식각단계를 더 수행하여야 하기 때문에 공정시간이 많이 소요된다.First, a process time consuming is required because a breakthrough (BT) etching step of etching the arc layer must be performed before performing the main etching step on the storage polysilicon layer.

둘째, 스토리지 폴리실리콘층의 두께가 9000Å에 이르는 256 M 급 이상에서는 고 어스팩트비로 인하여 식각 프로파일이 약간만 경사(slope)져도 ACI CD(After Cleaning Inspection CD) 타켓을 확보하지 못하게 된다. 특히 스토리지 폴리실리콘 식각시 아크층이 계속 남아있는 경우 식각 프로파일이 경사져 CD가 작아짐에 따라 후속되는 폴리실리콘이나 HSG Si(HemiSpherical Grained Si)층 성장시 이웃하는 스토리지전극간에 브릿지가 발생되어 일어나는 2-비트 불량이 일어난다.Second, if the storage polysilicon layer has a thickness of 9000Å or more and is more than 256M level, due to the high aspect ratio, even if the etching profile is slightly sloped, the ACI CD (After Cleaning Inspection CD) target cannot be secured. Particularly, if the arc layer remains during storage polysilicon etching, the etching profile is inclined so that the CD becomes smaller. As a result, the 2-bit caused by bridges between neighboring storage electrodes during subsequent growth of polysilicon or HSG Si (HemiSpherical Grained Si) layer Defect occurs.

본 발명의 목적은, 저압 고밀도 플라즈마 식각장비를 이용하여 단일 스텝으로 스토리지전극 패턴을 위한 식각공정을 수행함으로써 공정시간을 감소시킬 수 있는 반도체 커패시터의 제조방법을 제공하는 데 있다.An object of the present invention is to provide a method of manufacturing a semiconductor capacitor that can reduce the process time by performing an etching process for the storage electrode pattern in a single step using a low pressure high density plasma etching equipment.

본 발명의 다른 목적은, 저압 고밀도 플라즈마 식각장비를 이용하여 그 식각조건을 최적화함으로써 스토리지전극의 프로파일을 개선하여 ACI CD의 타겟을 확보하며, 이에 따라 2-비트 불량 발생을 억제하여 수율향상을 꾀한 반도체 커패시터의 제조방법을 제공하는 데 있다.Another object of the present invention is to improve the profile of the storage electrode by optimizing the etching conditions using a low pressure high density plasma etching equipment to secure the target of the ACI CD, thereby reducing the occurrence of 2-bit defects to improve the yield The present invention provides a method for manufacturing a semiconductor capacitor.

도1은 본 발명의 반도체 커패시터를 제조하기 위한 고밀도 플라즈마 식각장치의 개략적인 구성도이다.1 is a schematic diagram of a high density plasma etching apparatus for manufacturing a semiconductor capacitor of the present invention.

도2는 본 발명의 일 실시예에 따라 제조되는 반도체 커패시터의 스토리지전극 프로파일을 나타내는 도면이다.2 is a view showing a storage electrode profile of a semiconductor capacitor manufactured according to an embodiment of the present invention.

도3은 본 발명의 다른 실시예에 따라 제조되는 반도체 커패시터의 스토리지전극 프로파일을 나타내는 도면이다.3 is a view showing a storage electrode profile of a semiconductor capacitor manufactured according to another embodiment of the present invention.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

10; 하부전극 12; 웨이퍼10; Lower electrode 12; wafer

11; 하부전극 RF바이어스 22; 상부코일 RF바이어스11; Bottom electrode RF bias 22; Top coil RF bias

14; 플라즈마형성부 16; 공정챔버14; A plasma forming unit 16; Process chamber

18; 절연창 20; 상부코일18; Insulation window 20; Upper coil

30; 고온산화막 32; 콘택홀30; High temperature oxide film 32; Contact hole

34; 스토리지전극 36; 아크(ARC)층34; Storage electrode 36; Arc layer

38; 포토레지스트층38; Photoresist layer

상기 목적을 달성하기 위한 본 발명의 한 형태에 따른 반도체 커패시터의 제조방법은, 콘택홀이 형성된 반도체기판상의 절연막상에 반도체 커패시터의 스토리지전극 형성을 위한 스토리지전극물질층을 형성하는 단계; 스토리지전극 형성을 위해 상기 스트리지전극물질층상에 포토레지스트 식각마스크를 형성하는 단계; 및 상기 식각마스크가 형성된 웨이퍼를 저압 고밀도 플라즈마 식각장치내로 로딩한 후 압력 13 내지 17 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF66 내지 8 SCCM의 식각조건하에서 상기 스토리지전극물질을 선택적으로 식각하여 스토리지전극을 형성하는 단계를 구비하여 이루어진다.According to one aspect of the present invention, there is provided a method of manufacturing a semiconductor capacitor, the method including: forming a storage electrode material layer for forming a storage electrode of a semiconductor capacitor on an insulating film on a semiconductor substrate on which contact holes are formed; Forming a photoresist etch mask on the strip electrode material layer to form a storage electrode; And loading the wafer on which the etch mask is formed into a low pressure high density plasma etching apparatus, and having a pressure of 13 to 17 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 6 to 8 And selectively etching the storage electrode material under an etching condition of an SCCM to form a storage electrode.

상기 스토리지전극 형성을 위한 바람직한 식각조건은, 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM 이며, 상기 스토리지전극 형성을 위한 식각단계의 설정온도조건은 20℃로 유지되도록 한다.Preferred etching conditions for forming the storage electrode, pressure 15 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 7 SCCM, etching for forming the storage electrode The set temperature condition of the step is maintained at 20 ° C.

상기 스토리지전극 형성을 위한 식각단계는, 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM 하에서 엔드포인트를 검지하기까지의 주식각(main etch)공정과 20 %의 과식각(over etch)공정으로 구성하는 것이 스토리지전극의 식각 프로파일을 양호하게 형성할 수 있다는 점에서 바람직하며, 상기 과식각공정은, 압력 20 mT, 상부전극파워 700 W, 하부전극파워 75 W, Cl2100 SCCM, N22 SCCM의 조건하에서 수행할 수 있다.The etching step for forming the storage electrode, the stock angle until the detection of the endpoint under pressure 15 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 7 SCCM The main etch process and the 20% over etch process are preferable in that the etching profile of the storage electrode can be formed satisfactorily. The overetch process is performed at a pressure of 20 mT and an upper electrode power. It can be carried out under the conditions of 700 W, lower electrode power 75 W, Cl 2 100 SCCM, N 2 2 SCCM.

상기 목적을 달성하기 위한 본 발명의 한 형태에 따른 반도체 커패시터의 제조방법은, 콘택홀이 형성된 반도체기판상의 절연막상에 반도체 커패시터의 스토리지전극 형성을 위한 스토리지전극물질층을 형성하는 단계; 상기 스토리지전극물질상에 아크(ARC)물질층을 형성하는 단계; 스토리지전극 형성을 위해 상기 아크물질층상에 포토레지스트 식각마스크를 형성하는 단계; 및 상기 식각마스크가 형성된 웨이퍼를 저압 고밀도 플라즈마 식각장치내로 로딩한 후 압력 13 내지 17 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF66 내지 8 SCCM의 식각조건하에서 상기 아크물질층 및 스토리지전극물질층을 선택적으로 식각하여 스토리지전극을 형성하는 단계를 구비하여 이루어진다.According to one aspect of the present invention, there is provided a method of manufacturing a semiconductor capacitor, the method including: forming a storage electrode material layer for forming a storage electrode of a semiconductor capacitor on an insulating film on a semiconductor substrate on which contact holes are formed; Forming an arc (ARC) material layer on the storage electrode material; Forming a photoresist etch mask on the arc material layer to form a storage electrode; And loading the wafer on which the etch mask is formed into a low pressure high density plasma etching apparatus, and having a pressure of 13 to 17 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 6 to 8 And selectively etching the arc material layer and the storage electrode material layer under an etching condition of an SCCM to form a storage electrode.

상기 스토리지전극 형성을 위한 바람직한 식각조건은, 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM 이며, 상기 스토리지전극 형성을 위한 식각단계의 설정온도조건은 20℃로 유지되도록 하는 것이 바람직하다.Preferred etching conditions for forming the storage electrode, pressure 15 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 7 SCCM, etching for forming the storage electrode The set temperature condition of the step is preferably maintained at 20 ℃.

상기 스토리지전극물질은 폴리실리콘이며, 상기 아크물질은 실리콘옥시나이트라이드(SiON)이며, 상기 절연막의 최상층은 고온산화막(HTO)으로 형성되어 있다.The storage electrode material is polysilicon, the arc material is silicon oxynitride (SiON), and the uppermost layer of the insulating film is formed of a high temperature oxide film (HTO).

상기 스토리지전극 형성을 위한 식각단계는, 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM 하에서 엔드포인트를 검지하기까지의 주식각(main etch)공정과 20 %의 과식각(over etch)공정으로 구성되며, 상기 과식각공정은, 압력 20 mT, 상부전극파워 700 W, 하부전극파워 75 W, Cl2100 SCCM, N22 SCCM의 조건하에서 수행하는 것이 바람직하다.The etching step for forming the storage electrode, the stock angle until the detection of the endpoint under pressure 15 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 7 SCCM (main etch) process and 20% over etch process (over etch) process, the over-etching process, pressure 20 mT, upper electrode power 700 W, lower electrode power 75 W, Cl 2 100 SCCM, N 2 2 Preference is given to performing under the conditions of SCCM.

본 발명에서는 램리서치(Ram Reserch)사에서 개발한 저압 고밀도 플라즈마 식각장비인 TCP(Transformer Coupled Plasma)를 이용하여 아크층의 식각속도를 빠르게 할 수 있도록 압력조건과 에칭가스의 공급조건을 최적화함으로써 단일스텝의 식각을 통해 최적의 스토리지전극 식각 프로파일을 얻을 수 있다.In the present invention, by using the low pressure high density plasma etching equipment TCP (Transformer Coupled Plasma) developed by Ram Reserch Co., Ltd. by optimizing the pressure conditions and the supply conditions of the etching gas so as to accelerate the etching speed of the arc layer By etching the step, an optimal storage electrode etching profile can be obtained.

이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도1은 본 발명의 반도체 커패시터를 제조하기 위한 고밀도 플라즈마 식각장치의 개략적인 구성도로써, 램리서치(Ram Reserch)사에서 개발한 저압 고밀도 플라즈마 식각장비인 TCP(Transformer Coupled Plasma)를 나타낸다.1 is a schematic configuration diagram of a high density plasma etching apparatus for manufacturing a semiconductor capacitor of the present invention, and shows a TCP (Transformer Coupled Plasma), a low pressure high density plasma etching apparatus developed by Ram Reserch.

반도체소자가 고집적화되면서 식각의 관점에서 CD 컨트롤, 마이크로로딩효과(microloading effect)의 최소화, 고선택비, 저 데미지화가 주요 관심사가 되어왔다. 이를 위해 저압 고밀도 플라즈마원이 요구되어 왔으며, 특히 저압(low pressure)공정은 플라즈마의 효율적인 생성 및 낮은 체류시간에 기인한 폴리머 생성률 감소측면에서 바람직하며, 고밀도공정은 낮은 플라즈마 포텐셜과 낮은 바이어스전압을 통한 높은 식각율 및 플라즈마에 의한 데미지감소, 및 버티컬 식각 프로파일 확보측면에서 요구되어진다.As semiconductor devices have been highly integrated, CD control, minimizing microloading effects, high selectivity, and low damage have been major concerns in terms of etching. For this purpose, a low pressure high density plasma source has been required. Particularly, a low pressure process is preferable in terms of efficient generation of plasma and a decrease in polymer production rate due to a low residence time. It is required in view of high etching rate and damage reduction by plasma and securing vertical etching profile.

상기 TCP 플라즈마 식각장비는 램리서치사에서 개발한 저압 고밀도 플라즈마 식각장치로써, 공정챔버(16) 내에 특정한 식각공정이 수행될 웨이퍼(12)가 하부전극(10)상에 장착되도록 구성되어 있으며, 상부전극의 역할을 하는 상부코일(20)이 상기 공정챔버(16)의 웨이퍼(12) 장착위치 상측에 형성된 절연창(18) 상측에 위치한다.The TCP plasma etching apparatus is a low pressure high density plasma etching apparatus developed by Ram Research, and is configured to mount the wafer 12 on the lower electrode 10 to be subjected to a specific etching process in the process chamber 16. An upper coil 20 serving as an electrode is positioned above the insulating window 18 formed above the mounting position of the wafer 12 of the process chamber 16.

상기 하부전극(10)과 이에 대응하는 상부코일(20)에는 각기 13.56 MHz의 RF(Radio Frequency)전력(11,22)이 인가되며, 상부전력은 이온밀도와 이온밀도의 균일성을 조절해주며, 하부전력은 이온에너지, 이온방향성 및 DC 바이어스를 조절해준다. 상기 TCP 식각장치는 102cm-3이상의 고밀도 플라즈마형성부(14)를 생성할 수 있으며, 5 내지 100 mT 까지의 저압영역에서 작동이 가능하도록 구성되어 있다.Radio frequency (RF) powers 11 and 22 of 13.56 MHz are applied to the lower electrode 10 and the upper coil 20 corresponding thereto, and the upper power controls ion density and uniformity of ion density. The lower power controls the ion energy, ion directivity and DC bias. The TCP etching apparatus may generate a high density plasma forming unit 14 of 10 2 cm −3 or more, and is configured to operate in a low pressure region of 5 to 100 mT.

상부코일(20)의 형태는 자장의 형태를 결정하며, 이러한 자장은 플라즈마의 균일도를 결정하며, 코일에 인가된 전력에 의해 이온의 플럭스가 조절된다. DC 바이어스는 하부전극(10)에 대한 RF 전력을 적용함에 따라 발생되며, DC 바이어스를 조절하여 웨이퍼(12) 표면에 대해 이온의 방향성을 조절할 수 있다. 이온에너지와 방향성은 하부전극에 적용된 전력에 의해 조절되어진다.The shape of the upper coil 20 determines the shape of the magnetic field, which determines the uniformity of the plasma, and the flux of ions is controlled by the power applied to the coil. The DC bias is generated by applying RF power to the lower electrode 10, and the DC bias may be adjusted to adjust the direction of ions with respect to the surface of the wafer 12. Ion energy and directivity are controlled by the power applied to the lower electrode.

도2는 본 발명의 일 실시예에 따라 제조되는 반도체 커패시터의 스토리지전극 프로파일을 나타내는 도면으로써, 256메가 DRAM 1세대의 공정프로파일이다. 반도체기판(도시안됨)상에 소정 두께의 층간절연막이 형성되며, 그 최상층에 고온산화막(HTO;30)이 1500Å의 두께로 형성되며, 폴리실리콘 스토리지전극(34)이 콘택홀(32)을 포함하여 9000Å의 두께로 형성된다. 스토리지전극(34)상의 포토레지스트층(38)은 7000Å의 두께로 코팅되며, 스토리지전극(34)간의 공간은 230 nm로 설정되며, 스토리지전극(34)의 폭은 330 nm로 설정된다.FIG. 2 is a view illustrating a storage electrode profile of a semiconductor capacitor manufactured according to an exemplary embodiment of the present invention, and is a process profile of 256 mega DRAM first generation. An interlayer insulating film having a predetermined thickness is formed on the semiconductor substrate (not shown), and a high temperature oxide film (HTO) 30 is formed on the uppermost layer to have a thickness of 1500Å, and the polysilicon storage electrode 34 includes a contact hole 32. It is formed to a thickness of 9000Å. The photoresist layer 38 on the storage electrode 34 is coated with a thickness of 7000 Å, the space between the storage electrodes 34 is set to 230 nm, and the width of the storage electrode 34 is set to 330 nm.

상기 도2와 같은 양호한 수직 공정 프로파일을 갖는 반도체 케패시터의 스토리지전극을 형성하는 공정단계를 살펴보면 다음과 같다.The process steps for forming the storage electrode of the semiconductor capacitor having a good vertical process profile as shown in FIG. 2 are as follows.

먼저, 반도체기판(도시안됨)상에 층간절연막 및 그 최상층에 고온산화막(30)을 1500 Å 형성시킨 후 포토리소그래피공정을 수행하여 콘택홀(32)을 형성한다. 상기 콘택홀(32)을 포함한 웨이퍼 전면에 반도체 커패시터의 스토리지전극 형성을 위한 스토리지전극물질층으로써 폴리실리콘층을 9000Å의 두께가 되도록 형성시킨다. 상기 폴리실리콘층(34)은 불순물이 주입되기도 하고 주입되지 않을 수도 있다.First, the interlayer insulating film and the high temperature oxide film 30 are formed on the semiconductor substrate (not shown) and the high temperature oxide film 30 is 1500 Å, followed by a photolithography process to form the contact hole 32. A polysilicon layer is formed to have a thickness of 9000 Å as a storage electrode material layer for forming a storage electrode of a semiconductor capacitor on the front surface of the wafer including the contact hole 32. The polysilicon layer 34 may or may not be implanted with impurities.

이어서, 스토리지전극 형성을 위해 상기 폴리실리콘층(34)상에 포토레지스트를 7000Å 의 두께로 형성시킨 후 노광 및 현상공정을 실시하여 소정의 패턴을 갖는 포토레지스트 식각마스크(38)를 형성한다.Subsequently, a photoresist is formed on the polysilicon layer 34 to a thickness of 7000 Å to form a storage electrode, followed by an exposure and development process to form a photoresist etching mask 38 having a predetermined pattern.

이어서, 상기 식각마스크가 형성된 웨이퍼를 전술한 램리서치사의 TCP 저압 고밀도 플라즈마 식각장치내로 로딩한 후 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM의 식각조건하에서 상기 폴리실리콘층을 상기 포토레지스트 식각마스크(38)에 따라 선택적으로 주식각한다. 이때 식각단계의 설정온도조건은 20℃로 유지하며, 약 170초간 수행한다. 상기 스토리지전극 형성을 위한 주식각단계는, 엔드포인트를 검지하기까지 수행하며, 상기 도1의 하부전극(10)에 대한 RF 전력을 오프시킨 후 약 30초정도 안정화시킨다.Subsequently, after loading the wafer on which the etch mask is formed into the above-described TCP low pressure high density plasma etching apparatus of Ram Research, the pressure was 15 mT, the upper electrode power 600 W, the lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, The polysilicon layer is selectively stock-etched according to the photoresist etch mask 38 under an etching condition of SF 6 7 SCCM. At this time, the set temperature condition of the etching step is maintained at 20 ℃, and performs about 170 seconds. Each stock step for forming the storage electrode is performed until the end point is detected, and stabilizes about 30 seconds after turning off the RF power to the lower electrode 10 of FIG.

이어서, 잔류하는 폴리실리콘을 제거하여 양호한 수직 식각프로파일을 확보하기 위하여 20 %의 과식각(over etch)공정을 수행하며, 과식각공정의 식각조건은 압력 20 mT, 상부전극파워 700 W, 하부전극파워 75 W, Cl2100 SCCM, N22 SCCM의 조건하에서 약 30초간 수행한다.Subsequently, a 20% overetch process is performed to remove the remaining polysilicon to secure a good vertical etching profile. The etching conditions of the overetch process include a pressure of 20 mT, an upper electrode power of 700 W, and a lower electrode. It is performed for about 30 seconds under conditions of power 75 W, Cl 2 100 SCCM, N 2 2 SCCM.

상기 조건하에서 식각공정을 수행한 후의 스토리지전극의 식각프로파일의 기울기(skew)는 10정도로 되어 양호한 수직프로파일을 얻게 되었다.After performing the etching process under the above conditions, the skew of the etching profile of the storage electrode was about 10 to obtain a good vertical profile.

도3은는 본 발명의 다른 실시예에 따라 제조되는 반도체 커패시터의 스토리지전극 프로파일을 나타내는 도면으로써, 256메가 DRAM 2세대의 공정프로파일이다. 반도체기판(도시안됨)상에 소정 두께의 층간절연막이 형성되며, 그 최상층에 고온산화막(HTO;30)이 1,500Å의 두께로 형성되며, 폴리실리콘 스토리지전극(34)이 콘택홀(32)을 포함하여 10,000Å의 두께로 형성된다. 스토리지전극(34)상에는 폴리실리콘과 포토레지스트의 접촉성을 향상시키며 식각시 반사억제를 위한 아크(ARC; 36)층으로써 실리콘옥시나이트라이드(SiON)이 약 260 Å의 두께로 형성되며, 그 상부에 포토레지스트층(38)은 7,000Å의 두께로 코팅되며, 스토리지전극(34)간의 공간은 220 nm로 설정되며, 스토리지전극(34)의 폭은 210 nm로 설정된다.FIG. 3 is a view illustrating a storage electrode profile of a semiconductor capacitor manufactured according to another exemplary embodiment of the present invention, and is a process profile of 256 mega DRAM second generation. An interlayer insulating film having a predetermined thickness is formed on the semiconductor substrate (not shown), and a high temperature oxide film (HTO) 30 is formed on the uppermost layer to a thickness of 1,500 GPa, and the polysilicon storage electrode 34 forms the contact hole 32. It is formed to a thickness of 10,000Å. On the storage electrode 34, silicon oxynitride (SiON) is formed to a thickness of about 260 으로써 as an arc (ARC) layer for improving the contact between polysilicon and the photoresist and suppressing reflection during etching. The photoresist layer 38 is coated with a thickness of 7,000 Å, the space between the storage electrodes 34 is set to 220 nm, and the width of the storage electrodes 34 is set to 210 nm.

상기 도3과 같은 양호한 수직 공정 프로파일을 갖는 반도체 케패시터의 스토리지전극을 형성하는 공정단계를 살펴보면 다음과 같다.The process steps for forming the storage electrode of the semiconductor capacitor having a good vertical process profile as shown in FIG. 3 are as follows.

먼저, 반도체기판(도시안됨)상에 층간절연막 및 그 최상층에 고온산화막(30)을 1,500 Å 형성시킨 후 포토리소그래피공정을 수행하여 콘택홀(32)을 형성한다. 상기 콘택홀(32)을 포함한 웨이퍼 전면에 반도체 커패시터의 스토리지전극 형성을 위한 스토리지전극물질층으로써 폴리실리콘층을 거패시턴스 향상을 위해 상기 도2의 256 M DRAM의 제1 세대보다 높은 10,000Å의 두께가 되도록 형성시킨다. 상기 폴리실리콘층(34)은 불순물이 주입되기도 하고 주입되지 않을 수도 있다.First, the contact hole 32 is formed by performing a photolithography process after forming an interlayer insulating film and a high temperature oxide film 30 on the top layer of the semiconductor layer (not shown). As a storage electrode material layer for forming a storage electrode of a semiconductor capacitor on the front surface of the wafer including the contact hole 32, the polysilicon layer has a 10,000Å higher than that of the first generation of 256M DRAM of FIG. 2 to improve capacitance. The thickness is formed. The polysilicon layer 34 may or may not be implanted with impurities.

이어서, 스토리지전극 형성을 위해 상기 폴리실리콘층(34)상에 아크층(36)을 형성하기 위하여 실리콘옥시나이트라이드를 약 260 Å의 두께로 형성시킨다. 이어서, 포토레지스트를 7,000Å 의 두께로 형성시킨 후 노광 및 현상공정을 실시하여 소정의 패턴을 갖는 포토레지스트 식각마스크(38)를 형성한다.Subsequently, silicon oxynitride is formed to a thickness of about 260 kPa in order to form the arc layer 36 on the polysilicon layer 34 to form a storage electrode. Subsequently, the photoresist is formed to a thickness of 7,000 Å, followed by an exposure and development process to form a photoresist etching mask 38 having a predetermined pattern.

이어서, 상기 식각마스크가 형성된 웨이퍼를 전술한 램리서치사의 TCP 저압 고밀도 플라즈마 식각장치내로 로딩한 후 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM의 식각조건하에서 상기 아크층(36) 및 폴리실리콘층을 하나의 스텝으로 상기 포토레지스트 식각마스크(38)에 따라 선택적으로 주식각(main etching)한다. 이때 식각단계의 설정온도조건은 20℃로 유지하며, 약 170초간 수행한다. 상기 스토리지전극 형성을 위한 주식각단계는, 엔드포인트를 검지하기까지 계속 수행하며, 이어서 상기 도1의 하부전극(10)에 대한 RF 전력을 오프시킨 후 약 30초정도 안정화시킨다.Subsequently, after loading the wafer on which the etch mask is formed into the above-described TCP low pressure high density plasma etching apparatus of Ram Research, the pressure was 15 mT, the upper electrode power 600 W, the lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, Under the etching conditions of SF 6 7 SCCM, the arc layer 36 and the polysilicon layer are selectively main-etched according to the photoresist etching mask 38 in one step. At this time, the set temperature condition of the etching step is maintained at 20 ℃, and performs about 170 seconds. Each stock step for forming the storage electrode is continued until the end point is detected, and then stabilizes for about 30 seconds after turning off the RF power to the lower electrode 10 of FIG.

이어서, 식각부위에 잔류하는 폴리실리콘등을 제거하여 양호한 수직 식각프로파일을 확보하기 위하여 20 %의 과식각(over etch)공정을 수행하며, 과식각공정의 식각조건은 압력 20 mT, 상부전극파워 700 W, 하부전극파워 75 W, Cl2100 SCCM, N22 SCCM의 조건하에서 약 30초간 수행한다.Subsequently, a 20% overetch process is performed to remove polysilicon remaining in the etched portion to secure a good vertical etch profile. The etching conditions of the overetch process are a pressure of 20 mT and an upper electrode power 700. It is performed for about 30 seconds under the conditions of W, lower electrode power 75 W, Cl 2 100 SCCM, N 2 2 SCCM.

상기 조건하에서 식각공정을 수행한 후의 스토리지전극의 식각프로파일의 기울기(skew)는 10정도로 되어 양호한 수직프로파일을 얻게 되었다.After performing the etching process under the above conditions, the skew of the etching profile of the storage electrode was about 10 to obtain a good vertical profile.

따라서, 본 발명에 의하면 식각율 및 식각균일도가 향상되어 제품의 수율이 매우 향상되었으며, 또한 아크층을 포함하여 폴리실리콘층을 단일 식각공정에 의해 식각시킴으로써 공정시간이 매우 단축되는 효과가 있다.Therefore, according to the present invention, the etching rate and the etching uniformity are improved, and the yield of the product is greatly improved, and the polysilicon layer including the arc layer is etched by a single etching process, thereby shortening the process time.

이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and variations are possible within the technical scope of the present invention, and such modifications and modifications are within the scope of the appended claims.

Claims (15)

콘택홀이 형성된 반도체기판상의 절연막상에 반도체 커패시터의 스토리지전극 형성을 위한 스토리지전극물질층을 형성하는 단계;Forming a storage electrode material layer for forming a storage electrode of the semiconductor capacitor on the insulating film on the semiconductor substrate on which the contact hole is formed; 스토리지전극 형성을 위해 상기 스트리지전극물질층상에 포토레지스트 식각마스크를 형성하는 단계; 및Forming a photoresist etch mask on the strip electrode material layer to form a storage electrode; And 상기 식각마스크가 형성된 웨이퍼를 저압 고밀도 플라즈마 식각장치내로 로딩한 후 압력 13 내지 17 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF66 내지 8 SCCM의 식각조건하에서 상기 스토리지전극물질을 선택적으로 식각하여 스토리지전극을 형성하는 단계;After loading the wafer on which the etch mask is formed into a low pressure high density plasma etching apparatus, pressure 13 to 17 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 6 to 8 SCCM Selectively etching the storage electrode material under an etching condition to form a storage electrode; 를 구비하여 이루어진 것을 특징으로 하는 반도체 커패시터의 제조방법.Method of manufacturing a semiconductor capacitor, characterized in that provided with. 제 1 항에 있어서,The method of claim 1, 상기 스토리지전극 형성을 위한 바람직한 식각조건은, 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM 임을 특징으로 하는 상기 반도체 커패시터의 제조방법.Preferred etching conditions for forming the storage electrode, pressure 15 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 7 SCCM manufacturing of the semiconductor capacitor, characterized in that Way. 제 1 항에 있어서,The method of claim 1, 상기 스토리지전극 형성을 위한 식각단계의 설정온도조건은 20℃로 유지되는 것을 특징으로 하는 상기 반도체 커패시터의 제조방법.The set temperature condition of the etching step for forming the storage electrode is maintained at 20 ℃. 제 1 항에 있어서,The method of claim 1, 상기 스토리지전극물질은 폴리실리콘이며, 상기 절연막의 최상층은 고온산화막임을 특징으로 하는 상기 반도체 커패시터의 제조방법.And the storage electrode material is polysilicon, and the uppermost layer of the insulating film is a high temperature oxide film. 제 4 항에 있어서,The method of claim 4, wherein 상기 스토리지전극 형성을 위한 식각단계는, 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM 하에서 엔드포인트를 검지하기까지의 주식각(main etch)공정과 20 %의 과식각(over etch)공정으로 구성되는 것을 특징으로 하는 상기 반도체 커패시터의 제조방법.The etching step for forming the storage electrode, the stock angle until the detection of the endpoint under pressure 15 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 7 SCCM (main etch) process and a 20% over etch process (over etch) process, characterized in that the manufacturing method of the semiconductor capacitor. 제 5 항에 있어서,The method of claim 5, 상기 과식각공정은, 압력 20 mT, 상부전극파워 700 W, 하부전극파워 75 W, Cl2100 SCCM, N22 SCCM의 조건하에서 수행하는 것을 특징으로 하는 상기 반도체 커패시터의 제조방법.The overetching process is performed under the conditions of pressure 20 mT, upper electrode power 700 W, lower electrode power 75 W, Cl 2 100 SCCM, N 2 2 SCCM. 제 5 항에 있어서,The method of claim 5, 상기 주식각공정과 과식각공정 사이에 소정 시간의 안정화단계를 포함하는 것을 특징으로 하는 상기 반도체 커패시터의 제조방법.And stabilizing a predetermined time between the stock etching process and the over etching process. 제 4 항에 있어서,The method of claim 4, wherein 상기 폴리실리콘층의 설정두께는 9,000Å이며, 상기 포토레지스트 마스크의 설정두께는 7,000Å인 것을 특징으로 하는 상기 반도체 커패시터의 제조방법.The polysilicon layer has a set thickness of 9,000 mW and the photoresist mask has a set thickness of 7,000 mW. 콘택홀이 형성된 반도체기판상의 절연막상에 반도체 커패시터의 스토리지전극 형성을 위한 스토리지전극물질층을 형성하는 단계;Forming a storage electrode material layer for forming a storage electrode of the semiconductor capacitor on the insulating film on the semiconductor substrate on which the contact hole is formed; 상기 스토리지전극물질상에 아크(ARC)물질층을 형성하는 단계;Forming an arc (ARC) material layer on the storage electrode material; 스토리지전극 형성을 위해 상기 아크물질층상에 포토레지스트 식각마스크를 형성하는 단계; 및Forming a photoresist etch mask on the arc material layer to form a storage electrode; And 상기 식각마스크가 형성된 웨이퍼를 저압 고밀도 플라즈마 식각장치내로 로딩한 후 압력 13 내지 17 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF66 내지 8 SCCM의 식각조건하에서 상기 아크물질층 및 스토리지전극물질층을 선택적으로 식각하여 스토리지전극을 형성하는 단계;After loading the wafer on which the etch mask is formed into a low pressure high density plasma etching apparatus, pressure 13 to 17 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 6 to 8 SCCM Selectively etching the arc material layer and the storage electrode material layer under an etching condition of forming a storage electrode; 를 구비하여 이루어진 것을 특징으로 하는 반도체 커패시터의 제조방법.Method of manufacturing a semiconductor capacitor, characterized in that provided with. 제 9 항에 있어서,The method of claim 9, 상기 스토리지전극 형성을 위한 바람직한 식각조건은, 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM 임을 특징으로 하는 상기 반도체 커패시터의 제조방법.Preferred etching conditions for forming the storage electrode, pressure 15 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 7 SCCM manufacturing of the semiconductor capacitor, characterized in that Way. 제 9 항에 있어서,The method of claim 9, 상기 스토리지전극 형성을 위한 식각단계의 설정온도조건은 20℃로 유지되는 것을 특징으로 하는 상기 반도체 커패시터의 제조방법.The set temperature condition of the etching step for forming the storage electrode is maintained at 20 ℃. 제 9 항에 있어서,The method of claim 9, 상기 스토리지전극물질은 폴리실리콘이며, 상기 아크물질은 실리콘옥시나이트라이드(SiON)이며, 상기 절연막의 최상층은 고온산화막(HTO)임을 특징으로 하는 상기 반도체 커패시터의 제조방법.Wherein the storage electrode material is polysilicon, the arc material is silicon oxynitride (SiON), and the top layer of the insulating film is a high temperature oxide film (HTO). 제 12 항에 있어서,The method of claim 12, 상기 스토리지전극 형성을 위한 식각단계는, 압력 15 mT, 상부전극파워 600 W, 하부전극파워 50 W, Cl240 SCCM, N26 SCCM, SF67 SCCM 하에서 엔드포인트를 검지하기까지의 주식각(main etch)공정과 20 %의 과식각(over etch)공정으로 구성되는 것을 특징으로 하는 상기 반도체 커패시터의 제조방법.The etching step for forming the storage electrode, the stock angle until the detection of the endpoint under pressure 15 mT, upper electrode power 600 W, lower electrode power 50 W, Cl 2 40 SCCM, N 2 6 SCCM, SF 6 7 SCCM (main etch) process and a 20% over etch process (over etch) process, characterized in that the manufacturing method of the semiconductor capacitor. 제 13 항에 있어서,The method of claim 13, 상기 과식각공정은, 압력 20 mT, 상부전극파워 700 W, 하부전극파워 75 W, Cl2100 SCCM, N22 SCCM의 조건하에서 수행하는 것을 특징으로 하는 상기 반도체 커패시터의 제조방법.The overetching process is performed under the conditions of pressure 20 mT, upper electrode power 700 W, lower electrode power 75 W, Cl 2 100 SCCM, N 2 2 SCCM. 제 12 항에 있어서,The method of claim 12, 상기 폴리실리콘층의 설정두께는 10,000Å이며, 상기 실리콘옥시나이트라이드층의 설정두께는 260Å이며, 상기 포토레지스트 마스크의 설정두께는 7,000Å인 것을 특징으로 하는 상기 반도체 커패시터의 제조방법.Wherein the set thickness of said polysilicon layer is 10,000 kPa, the set thickness of said silicon oxynitride layer is 260 kPa, and the set thickness of said photoresist mask is 7,000 kPa.
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