KR100249169B1 - Method for forming contact hole of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 서브 콘택(Sub-Contact) 저항을 감소시켜 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device, which is suitable for reducing the sub-contact resistance to improve the characteristics of the device.

이와 같은 본 발명의 반도체 소자의 콘택홀 형성 방법은 고단차가 발생하는 영역과 저단차가 발생하는 영역을 포함하는 반도체 기판상에 평탄화용 절연층을 형성하는 공정과, 상기 평탄화용 절연층을 선택적으로 제거하여 반도체 기판의 표면 또는 저단차가 발생하는 영역에 형성된 게이트 전극층들의 표면이 노출되도록 콘택홀들을 형성하는 공정과, 상기의 콘택홀 형성 공정에서 손상된 반도체 기판의 표면 또는 게이트 전극층들의 표면을 30sec의 에치 타임으로 라이트 에치 공정을 진행하여 제거하는 공정을 포함하여 이루어진다.Such a method for forming a contact hole in a semiconductor device of the present invention comprises the steps of forming a planarization insulating layer on a semiconductor substrate including a region where a high step occurs and a region where a low step occurs, and selectively removing the planarization insulating layer. Forming contact holes to expose the surface of the gate electrode layers formed on the surface of the semiconductor substrate or in the region where the low step occurs, and etching the surface of the semiconductor substrate or the gate electrode layers damaged in the contact hole forming process for 30 sec. It includes a step of proceeding to remove the light etch process.

Description

반도체 소자의 콘택홀 형성 방법{Method for forming contact hole of semiconductor device}Method for forming contact hole of semiconductor device

본 발명은 반도체 소자에 관한 것으로, 특히 서브 콘택(Sub-Contact) 저항을 감소시켜 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device, which is suitable for reducing the sub-contact resistance to improve the characteristics of the device.

일반적으로 디바이스가 고집적화됨에 따라 셀 크기가 감소하게 되는데, 이에 따라 DRAM에서는 커패시터의 충분한 커패시턴스를 확보하는 것이 어렵게되는 추세에 있다.In general, as the device becomes highly integrated, the cell size decreases. As a result, in DRAM, it is difficult to obtain sufficient capacitance of the capacitor.

스택 구조의 커패시터를 채택하는 DRAM에서는 커패시터의 스토리지 노드의 표면적을 충분히 확보하기 위하여 높이 방향의 공간을 활용한다. 그 결과 주변회로와 셀 영역의 단차가 크게 발생한다. 이러한 큰 단차에 의한 높은 종횡비를 갖는 층들을 식각하는 공정에서는 높은 선택비를 갖는 식각 장치를 사용하는데, 가장 대표적인 장치가 NARROW GAP형 산화막 식각 장치를 이용한다.In a DRAM employing a stacked capacitor, the space in the height direction is used to sufficiently secure the surface area of the storage node of the capacitor. As a result, a large step between the peripheral circuit and the cell region occurs. In the process of etching the layers having the high aspect ratio due to the large step, an etching apparatus having a high selectivity is used, and the most representative apparatus uses a NARROW GAP type oxide etching apparatus.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 콘택홀 형성 공정에 관하여 설명하면 다음과 같다.Hereinafter, a process for forming a contact hole in a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a와 도 1b는 종래 기술의 반도체 소자 콘택홀의 공정 단면도이다.1A and 1B are cross-sectional views of a prior art semiconductor device contact hole.

종래 기술의 반도체 소자의 콘택홀 형성 공정은 셀 트랜지스터 및 커패시터들이 형성된 전면에 도 1a와 도 1b에서와 같이, 평탄화용 절연층을 형성하고 콘택홀을 형성하게 된다.The contact hole forming process of the semiconductor device of the prior art forms a planarization insulating layer and a contact hole as shown in FIGS. 1A and 1B on the entire surface where the cell transistors and capacitors are formed.

이때, 상기의 평탄화용 절연층의 하측의 구조는 다음과 같다.At this time, the structure below the planarization insulating layer is as follows.

먼저, 단차가 많이 발생하는 셀 영역에서는 반도체 기판(1)상에 형성되는 게이트 전극층(2)(게이트 전극층(2)의 양측 반도체 기판(1) 표면내에는 불순물 확산 영역이 형성된다.)과, 상기의 게이트 전극층(2)상에 일측 불순물 확산 영역이 노출되도록 콘택홀을 갖고 형성되는 캡 HLD층(3)과, 상기의 콘택홀을 통하여 일측 불순물 확산 영역에 콘택되어 구성되는 스토리지 전극층(4)과, 상기의 스토리지 전극층(4)상에 구성되는 플레이트 전극층(5)(도면에 도시되지 않았지만, 상기의 스토리지 전극층(4)과 플레이트 전극층(5)의 사이에는 유전체층이 구성된다.)과, 상기와 같이, 셀 트랜지스터 및 커패시터들상에 구성되는 콘택 HLD층(6)을 포함하여 구성된다.First, in a cell region where a large number of steps occur, a gate electrode layer 2 formed on the semiconductor substrate 1 (an impurity diffusion region is formed in the surfaces of the semiconductor substrate 1 on both sides of the gate electrode layer 2), A cap HLD layer 3 formed with a contact hole to expose one side of the impurity diffusion region on the gate electrode layer 2, and a storage electrode layer 4 configured to contact the one side of the impurity diffusion region through the contact hole And a plate electrode layer 5 (not shown in the drawing, but a dielectric layer is formed between the storage electrode layer 4 and the plate electrode layer 5) formed on the storage electrode layer 4, and the As such, it comprises a contact HLD layer 6 formed on the cell transistors and capacitors.

그리고 단차가 많이 발생하지 않는 주변회로 영역에서는 필드 산화막(9)과, 상기의 필드 산화막(9)상에 구성되는 게이트 전극층(2)과, 상기 게이트 전극층(2)을 감싸고 형성되는 캡 HLD층(3)과, 상기의 게이트 전극층(2)에 오버랩되지 않게 캡 HLD층(3)상에 오버랩되어 구성되는 플레이트 전극층(5)과, 상기 플레이트 전극층(5)의 전면에 구성되는 콘택 HLD층(6)을 포함하여 구성된다.In the peripheral circuit region in which the step difference does not occur much, the cap oxide film 9, the gate electrode layer 2 formed on the field oxide film 9, and the cap HLD layer formed around the gate electrode layer 2 ( 3), a plate electrode layer 5 formed on the cap HLD layer 3 so as not to overlap the gate electrode layer 2, and a contact HLD layer 6 formed on the entire surface of the plate electrode layer 5; It is configured to include).

상기와 같이, 셀 트랜지스터 및 커패시터들이 형성된 전면에 평탄화용 절연층으로 BPSG층(7)을 형성하고 상기의 BPSG층(7)을 선택적으로 제거하여 서브 콘택홀을 형성하게 된다. 이때, 보통 NARROW GAP형 산화막 식각 장치를 사용하는데, 보통 1500mTorr의 압력을 갖고 공정을 진행하는 것이 일반적이나 이 압력내에서는 홀 크기의 축소에 따른 하지 실리콘층의 선택비가 감소하고 콘택 영역에 보잉(Bowing)현상이 발생하기 쉽다.As described above, the BPSG layer 7 is formed as a planarization insulating layer on the entire surface where the cell transistors and capacitors are formed, and the BPSG layer 7 is selectively removed to form the sub contact hole. In this case, a NARROW GAP type oxide etching apparatus is generally used, and the process is generally performed at a pressure of 1500 mTorr, but within this pressure, the selectivity of the underlying silicon layer decreases due to the reduction of the hole size, and bowing is performed in the contact area. Phenomena are likely to occur.

콘택 영역의 형태 변형을 줄이는 방법으로 식각 장치내의 압력을 변화시켜 식각 공정을 진행하여 그 결과를 보면 150mTorr 부근의 압력대에서 선택비의 상승 경향이 있음을 알 수 있다. 그리고 식각 형상도 수직부터 순 테이퍼 형상을 보여 개선됨을 알 수 있다.As a result of changing the pressure in the etching apparatus by reducing the shape deformation of the contact region, the etching process is performed. As a result, it can be seen that the selectivity increases in the pressure band around 150 mTorr. In addition, it can be seen that the etching shape is improved by showing the forward taper shape from the vertical.

그러나 콘택 저항의 관점에서는 저압력에서 좋지 못한 결과가 나타나는데, 이는 식각 플라즈마로부터 반도체 기판(1)중에 주입된 카본 원소에 의해 Si-C층이 형성되고 또한 RIE에 의해 반도체 기판(1)에 가해지는 충격에 의한 것이 대부분이다.However, from the viewpoint of contact resistance, a bad result is obtained at low pressure, in which the Si-C layer is formed by the carbon element injected into the semiconductor substrate 1 from the etching plasma and is applied to the semiconductor substrate 1 by RIE. Mostly due to impact.

따라서 소자의 특성을 향상시키기 위해서는 이 충격에 의한 손상층을 제거해야하는데, 보통 마이크로웨이브 플라즈마 발생 장치에서 CF4와 O2가스를 사용하여 제거한다.Therefore, in order to improve the characteristics of the device, it is necessary to remove the damage layer caused by the impact. Usually, the microwave plasma generator is used to remove the CF 4 and O 2 gases.

종래 기술의 콘택홀 형성 공정에 관하여 부연 설명하면 다음과 같다.The contact hole forming process of the prior art will be described in detail as follows.

NARROW GAP형 산화막 식각 장치를 이용하여 콘택홀을 형성하는데, 이 식각 장치는 스피리트 파워 평행 평판형 장치로 CHF3,CF4,Ar의 혼합 가스를 사용한다.A contact hole is formed using a NARROW GAP type oxide etching apparatus, which uses a mixed gas of CHF 3 , CF 4 , Ar as a spirit power parallel plate type apparatus.

상기의 혼합 가스를 사용하여 플라즈마를 발생시켜 BPSG층(7)과 콘택 HLD층(6)을 식각한다.Plasma is generated using the mixed gas to etch the BPSG layer 7 and the contact HLD layer 6.

이때, 상기의 BPSG층(7) 하부의 반도체 기판(1)이나 실리콘층이 노출되어 실리콘층 표면에 손상층이 발생한다. 따라서 상기의 손상층을 제거하기 위하여 마이크로 웨이브에 의한 플라즈마 발생 장치로 실리콘 라이트 에치 영역(8)의 폴리 실리콘 식각량 타겟을 50Å으로 하여 손상된 부분을 식각해내게 된다. 상기의 손상층 제거 공정의 진행시간을 15sec로 한다.At this time, the semiconductor substrate 1 or the silicon layer under the BPSG layer 7 is exposed to cause a damage layer on the surface of the silicon layer. Therefore, in order to remove the above damage layer, the damaged portion is etched by setting the polysilicon etching amount target of the silicon light etch region 8 to 50 kV with a microwave plasma generating apparatus. The advancing time of the said damaged layer removal process is 15 sec.

이와 같이 NARROW GAP형 산화막 식각 장치를 사용한 종래 기술의 콘택홀 형성 공정에 있어서는 하부의 실리콘층의 고선택비와 수직 형상을 얻기 위하여 공정 조건을 저압력대로 하여 식각 공정을 하여 다음과 같은 문제점이 있다.As described above, in the prior art contact hole forming process using the NARROW GAP type oxide film etching apparatus, the etching process is performed under low pressure conditions to obtain high selectivity and vertical shape of the lower silicon layer. .

먼저, 반도체 기판의 표면에 식각 공정의 충격에 의한 손상층이 발생되어 콘택 저항을 높여 소자의 특성을 저하시킨다.First, a damage layer caused by the impact of the etching process is generated on the surface of the semiconductor substrate to increase the contact resistance to reduce the characteristics of the device.

그리고 상기의 손상층을 제거하기 위하여 마이크로웨이브 발생 장치를 이용하여 라이트 에치를 실시하는데, 이는 손상층의 발생 및 라이트 에치의 타겟이 불분명하여 콘택 저항의 안정적 제어가 불가능하다.In order to remove the damaged layer, the light etch is performed by using the microwave generating device. The generation of the damaged layer and the target of the light etch are unclear, so that stable control of the contact resistance is impossible.

본 발명은 상기와 같은 종래 기술의 반도체 소자의 콘택홀 형성 공정의 문제점을 해결하기 위하여 안출한 것으로, 본 발명은 반도체 소자에 관한 것으로, 특히 서브 콘택(Sub-Contact) 저항을 감소시켜 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art contact hole forming process of the semiconductor device, the present invention relates to a semiconductor device, in particular to reduce the characteristics of the device by reducing the sub-contact (Sub-Contact) SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a contact hole in a semiconductor device, which is suitable for improving the efficiency.

도 1a와 도 1b는 종래 기술의 반도체 소자 콘택홀의 공정 단면도1A and 1B are cross-sectional views of a conventional semiconductor device contact hole.

도 2a와 도 2b는 본 발명에 따른 반도체 소자 콘택홀의 공정 단면도2A and 2B are cross-sectional views of a semiconductor device contact hole according to the present invention.

도 3a와 도 3b는 에치 타임과 콘택 저항의 관계를 나타낸 비교 그래프3A and 3B are comparison graphs showing the relationship between etch time and contact resistance

도 4는 에치 타임 변화에 따른 콘택홀 구조 단면도4 is a cross-sectional view of a contact hole structure according to a change in etch time

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

20. 반도체 기판 21. 게이트 전극층20. Semiconductor Substrate 21. Gate Electrode Layer

22. 캡 HLD층 23. 스토리지 전극층22. Cap HLD layer 23. Storage electrode layer

24. 플레이트 전극층 25. 콘택 HLD층24. Plate electrode layer 25. Contact HLD layer

26. BPSG층 27. 실리콘 라이트 에치 영역26. BPSG layer 27. Silicon light etch region

28. 필드 산화막28. Field oxide

콘택 저항을 효율적으로 감소시키기 위한 본 발명의 반도체 소자의 콘택홀 형성 방법은 고단차가 발생하는 영역과 저단차가 발생하는 영역을 포함하는 반도체 기판상에 평탄화용 절연층을 형성하는 공정과, 상기 평탄화용 절연층을 선택적으로 제거하여 반도체 기판의 표면 또는 저단차가 발생하는 영역에 형성된 게이트 전극층들의 표면이 노출되도록 콘택홀들을 형성하는 공정과, 상기의 콘택홀 형성 공정에서 손상된 반도체 기판의 표면 또는 게이트 전극층들의 표면을 30sec의 에치 타임으로 라이트 에치 공정을 진행하여 제거하는 공정을 포함하여 이루어지는 것을 특징으로 한다.A method of forming a contact hole in a semiconductor device of the present invention for efficiently reducing contact resistance includes forming a planarization insulating layer on a semiconductor substrate including a region where a high step occurs and a region where a low step occurs, and Selectively removing the insulating layer to form contact holes to expose the surface of the semiconductor substrate or the gate electrode layers formed in the region where the low step occurs, and the surface of the semiconductor substrate or the gate electrode layers damaged in the contact hole forming process. And removing the surface by performing a light etch process with an etch time of 30 sec.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 콘택홀 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a contact hole in a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 2a와 도 2b는 본 발명에 따른 반도체 소자 콘택홀의 공정 단면도이고, 도 3a와 도 3b는 에치 타임과 콘택 저항의 관계를 나타낸 비교 그래프이다. 그리고 도 4는 에치 타임의 변화에 따른 콘택홀 구조 단면도이다.2A and 2B are cross-sectional views of a semiconductor device contact hole according to an exemplary embodiment of the present invention, and FIGS. 3A and 3B are comparison graphs showing a relationship between etch time and contact resistance. 4 is a cross-sectional view of the contact hole structure according to the change of the etch time.

본 발명의 반도체 소자의 콘택홀 형성 방법은 공정 조건 중에서 압력 및 공정 시간을 최적화하여 콘택 저항을 저감시킨 것으로, 그 공정 순서는 다음과 같다.The contact hole forming method of the semiconductor device of the present invention is to reduce the contact resistance by optimizing the pressure and the process time in the process conditions, the process sequence is as follows.

본 발명의 반도체 소자의 콘택홀 형성 공정은 셀 트랜지스터 및 커패시터들이 형성된 전면에 도 2a와 도 2b에서와 같이, 평탄화용 절연층을 형성하고 콘택홀을 형성하게 된다. 이때, 콘택홀 형성 공정은 압력을 100mTorr ∼ 200mTorr로 하고, 15sccm ∼ 25sccm의 유량을 갖는 CHF3와 CF4의 가스와 150sccm ∼ 250sccm의 유량을 갖는 Ar가스를 사용하여 진행한다.In the process of forming a contact hole of the semiconductor device of the present invention, as shown in FIGS. 2A and 2B, the planarization insulating layer is formed on the entire surface where the cell transistors and capacitors are formed, and the contact hole is formed. At this time, the contact hole forming process is performed with a pressure of 100 mTorr to 200 mTorr, using a gas of CHF 3 and CF 4 having a flow rate of 15 sccm to 25 sccm, and an Ar gas having a flow rate of 150 sccm to 250 sccm.

상기의 평탄화용 절연층의 하측의 구조는 다음과 같다.The structure below the planarization insulating layer is as follows.

먼저, 단차가 많이 발생하는 셀 영역에서는 반도체 기판(20)상에 형성되는 게이트 전극층(21)(게이트 전극층(21)의 양측 반도체 기판(20) 표면내에는 불순물 확산 영역이 형성된다.)과, 상기의 게이트 전극층(21)상에 일측 불순물 확산 영역이 노출되도록 콘택홀을 갖고 형성되는 캡 HLD층(22)과, 상기의 콘택홀을 통하여 일측 불순물 확산 영역에 콘택되어 구성되는 스토리지 전극층(23)과, 상기의 스토리지 전극층(23)상에 구성되는 플레이트 전극층(24)(도면에 도시되지 않았지만, 상기의 스토리지 전극층(23)과 플레이트 전극층(24)의 사이에는 유전체층이 구성된다.)과, 상기와 같이, 셀 트랜지스터 및 커패시터들상에 구성되는 콘택 HLD층(25)을 포함하여 구성된다.First, a gate electrode layer 21 formed on the semiconductor substrate 20 (an impurity diffusion region is formed in the surfaces of both semiconductor substrates 20 of the gate electrode layer 21) formed in the cell region in which the step is large. A cap HLD layer 22 formed with a contact hole to expose one side of the impurity diffusion region on the gate electrode layer 21, and a storage electrode layer 23 configured to contact the one side of the impurity diffusion region through the contact hole. And a plate electrode layer 24 formed on the storage electrode layer 23 (although not shown in the figure, a dielectric layer is formed between the storage electrode layer 23 and the plate electrode layer 24). As such, it comprises a contact HLD layer 25 formed on the cell transistors and capacitors.

그리고 단차가 많이 발생하지 않는 주변회로 영역에서는 필드 산화막(28)과, 상기의 필드 산화막(28)상에 구성되는 게이트 전극층(21)과, 상기 게이트 전극층(21)을 감싸고 형성되는 캡 HLD층(22)과, 상기의 게이트 전극층(21)에 오버랩되지 않게 캡 HLD층(22)상에 오버랩되어 구성되는 플레이트 전극층(24)과, 상기 플레이트 전극층(24)의 전면에 구성되는 콘택 HLD층(25)을 포함하여 구성된다.In the peripheral circuit region where the step is not generated much, the cap oxide film 28, the gate electrode layer 21 formed on the field oxide film 28, and the cap HLD layer formed around the gate electrode layer 21 are formed. 22, a plate electrode layer 24 formed on the cap HLD layer 22 so as not to overlap the gate electrode layer 21, and a contact HLD layer 25 formed on the entire surface of the plate electrode layer 24. It is configured to include).

본 발명의 콘택홀 형성 공정은 상기의 BPSG층(26)과 콘택 HLD층(25)을 선택적으로 식각하여 콘택홀을 형성하는 것은 종래 기술과 동일하나 콘택홀 형성을 위한 식각 공정에서 충격으로 인해 발생하는 손상층을 제거하는 공정의 조건을 다음과 같이 달리하여 진행하는 것이 있다.In the contact hole forming process of the present invention, forming the contact hole by selectively etching the BPSG layer 26 and the contact HLD layer 25 is the same as in the conventional art, but is caused by the impact in the etching process for forming the contact hole. The process of removing the damaged layer to be performed may be carried out by differently as follows.

즉, 콘택 식각 공정 후에 콘택 저항을 낮추기 위해 반도체 기판(1) 또는 실리콘층의 손상층을 제거하는 라이트 에치를 하는데 이때, 실리콘 라이트 에치 영역(27)의 실리콘층의 식각량을 130Å(±15Å)로하고 식각 진행시간을 30sec(±2sec)로 하여 공정을 진행한다. 그리고 라이트 에치 공정은 마이크로 웨이브를 이용한 화학적 드라이 에치 공정으로 진행하는데, 이때의 공정은 200sccm ∼ 250sccm의 유량을 갖는 CF4가스와 40sccm ∼ 60sccm의 유량을 갖는 O2가스를 사용하여 진행한다.That is, the light etch to remove the damaged layer of the semiconductor substrate 1 or the silicon layer in order to lower the contact resistance after the contact etching process, wherein the etching amount of the silicon layer in the silicon light etch region 27 is 130Å The process proceeds with the etching progress time of 30 sec (± 2 sec). The light etch process proceeds to a chemical dry etch process using microwave, wherein the process is performed using a CF 4 gas having a flow rate of 200 sccm to 250 sccm and an O 2 gas having a flow rate of 40 sccm to 60 sccm.

상기와 같은 본 발명의 실리콘 라이트 에치는 콘택 저항을 감소시키기 위하여 라이트 에치 타임을 최적화한 것으로 도 3a와 도 3b에서와 같이, 실리콘 라이트 에치 타임을 15sec에서 30sec로 하였을 경우에 워드 라인의 콘택 저항이 68% 정도 감소하게 된다. 그리고 실리콘 라이트 에치 타임을 45sec로 크게하였을 경우에는 콘택 저항의 변화가 거의 없음을 알 수 있다.As described above, the silicon etch etch of the present invention is optimized to reduce the contact resistance. As shown in FIGS. 3A and 3B, when the silicon light etch time is set from 15 sec to 30 sec, the contact resistance of the word line is increased. 68% decrease. When the silicon light etch time is increased to 45 sec, it can be seen that there is almost no change in contact resistance.

도 4는 에치 타임의 변화에 따른 콘택홀 구조를 나타낸 것으로, 콘택홀의 형상을 Broken SEM으로 확인하여 나타낸 것이다.4 shows the contact hole structure according to the change of etch time, and confirms and shows the shape of the contact hole by Broken SEM.

콘택홀의 단면 형상은 에치 타임을 15sec와 30sec에서 변화가 없으며, 라이트 에치에 따른 반도체 기판(20)의 손실은 15sec의 에치 타임으로 진행하였을 경우에는 200Å이고 30sec로 진행하였을 경우에는 250Å이며, 워드 라인의 폴리 실리콘의 손실은 15sec의 에치 타임에서 350Å이고 30sec의 에치 타임에서 400Å으로 실제 패턴에서의 실리콘 손실은 라이트 에치 진행시간을 15sec와 30sec로 각각 진행하였을 경우에 50Å의 차이를 갖는다.The cross-sectional shape of the contact hole does not change the etch time at 15 sec and 30 sec, and the loss of the semiconductor substrate 20 due to the light etch is 200 ms when the etch time is 15 sec and 250 ms when the sec etch time is 30 sec. The loss of polysilicon is 350 ms at 15 sec etch time and 400 ms at etch time 30 sec. The silicon loss in the actual pattern is 50 ms when the light etch progress time is progressed to 15 sec and 30 sec, respectively.

이와 같은 본 발명의 반도체 소자의 콘택홀 형성 방법은 콘택홀 형성 공정에서 손상된층을 제거하는 라이트 에치 타임 및 식각량을 증가시켜 콘택 저항을 감소시킬 수 있으므로 소자의 특성을 향상시키는 효과가 있다.The contact hole forming method of the semiconductor device of the present invention can increase the contact etch time and the etching amount to remove the damaged layer in the contact hole forming process, thereby reducing the contact resistance, thereby improving the characteristics of the device.

Claims (8)

고단차가 발생하는 영역과 저단차가 발생하는 영역을 포함하는 반도체 기판상에 평탄화용 절연층을 형성하는 공정과,Forming a planarization insulating layer on a semiconductor substrate including a region where a high step occurs and a region where a low step occurs; 상기 평탄화용 절연층을 선택적으로 제거하여 반도체 기판의 표면 및 게이트 전극층들의 표면이 노출되도록 콘택홀들을 형성하는 공정과,Selectively removing the planarization insulating layer to form contact holes to expose the surface of the semiconductor substrate and the surface of the gate electrode layers; 상기의 콘택홀 형성 공정에서 손상된 반도체 기판의 표면 및 게이트 전극층들의 표면을 200sccm ∼ 250sccm의 유량을 갖는 CF4가스와 40sccm ∼ 60sccm의 유량을 갖는 O2가스를 사용하여 30sec의 에치 타임으로 라이트 에치 공정을 진행하여 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.In the contact hole forming process, the surface of the damaged semiconductor substrate and the surface of the gate electrode layers are etched with a etch time of 30 sec using CF 4 gas having a flow rate of 200 sccm to 250 sccm and O 2 gas having a flow rate of 40 sccm to 60 sccm. The process of forming a contact hole in a semiconductor device comprising the step of proceeding to remove. 제 1 항에 있어서, 고단차가 발생하는 영역은 셀 트랜지스터들 및 그 트랜지스터들의 어느 하나의 전극에 각각 대응하여 연결되는 커패시터들이 형성된 셀 영역인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the region where the high step occurs is a cell region in which cell transistors and capacitors connected to one of the electrodes of the transistors are formed. 제 1 항에 있어서, 저단차가 발생하는 영역은 소자 격리층 또는 그 상측에 트랜지스터들이 형성된 주변회로 영역인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the region in which the low step occurs is a peripheral circuit region in which transistors are formed on or above the device isolation layer. 제 1 항에 있어서, 평탄화용 절연층을 BPSG를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the planarization insulating layer is formed using BPSG. 제 1 항에 있어서, 콘택홀들을 형성하기 위하여 평탄화용 절연층을 선택적으로 제거하는 공정은 실리콘 재질의 전극을 포함하는 NARROW GAP 산화막 식각 장치를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the step of selectively removing the planarization insulating layer to form contact holes is performed using a NARROW GAP oxide etching apparatus including an electrode made of silicon. Way. 제 5 항에 있어서, 콘택홀 형성 공정은 압력을 100mTorr ∼ 200mTorr로 하고, 15sccm ∼ 25sccm의 유량을 갖는 CHF3와 CF4의 가스와 150sccm ∼ 250sccm의 유량을 갖는 Ar가스를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.6. The contact hole forming process according to claim 5, wherein the contact hole forming process is performed with a pressure of 100 mTorr to 200 mTorr, using a gas of CHF 3 and CF 4 having a flow rate of 15 sccm to 25 sccm, and an Ar gas having a flow rate of 150 sccm to 250 sccm. A contact hole forming method of a semiconductor device. 제 1 항에 있어서, 콘택홀 형성 공정에서 발생된 손상층을 제거하기 위한 라이트 에치 공정은 마이크로 웨이브를 이용한 화학적 드라이 에치 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the light etch process for removing the damage layer generated in the contact hole forming process is a chemical dry etch process using microwaves. 제 7 항에 있어서, 라이트 에치 공정으로 제거되는 반도체 기판 또는 게이트 전극층의 실리콘 식각량은 130Å이상으로 하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.8. The method of claim 7, wherein the silicon etching amount of the semiconductor substrate or the gate electrode layer removed by the light etch process is 130 kV or more.
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