KR100256987B1 - Output circuit - Google Patents

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KR100256987B1
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나오키 이토
마나부 나카야마
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니시무로 타이죠
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Abstract

본 발명은 출력 회로의 출력 전위 하강시에 흐르는 과전류를 삭감하여 접지 전위의 상승 또는 노이즈의 발생을 방지하는 것을 목적으로 한다.An object of the present invention is to reduce an overcurrent that flows when the output potential of the output circuit falls, thereby preventing a rise in ground potential or generation of noise.

상기한 목적을 달성하기 위해, 본 발명은 입력 신호를 반전시키는 버퍼 수단과, 자체 내에 흐르는 전류에 의해 출력 단자의 전압을 제어하고 상기 버퍼 수단의 출력단에 제어 단자가 결합되는 출력 트랜지스터와, 상기 출력 단자의 전압에 의해 제어되고 상기 버퍼 수단의 출력으로부터 흐르는 전류를 분배하는 전류 분배 수단을 구비하는 출력 회로를 제공한다.In order to achieve the above object, the present invention provides a buffer means for inverting the input signal, an output transistor for controlling the voltage of the output terminal by the current flowing in itself and the control terminal is coupled to the output terminal of the buffer means, and the output An output circuit is provided, which is controlled by a voltage at a terminal and has current distribution means for distributing current flowing from the output of the buffer means.

Description

출력 회로{OUTPUT CIRCUIT}Output circuit {OUTPUT CIRCUIT}

본 발명은 전자 회로에 관한 것으로, 구체적으로는 집적 회로의 출력 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to electronic circuits, and more particularly, to an output circuit of an integrated circuit.

도 1은 집적 회로에 설치된 종래의 출력 회로를 도시한다. 도 2는 트랜지스터(Q1, Q2)의 특성을 도시한 도면이다. 집적 회로 내에서 생성된 입력 신호(S)는 버퍼(B1)를 통하여 NPN 트랜지스터(Q1)의 베이스에 공급된다. 트랜지스터(Q1)의 콜렉터는 저항(R2)을 통하여 전원 전위에 접속된다. 트랜지스터(Q1)의 에미터는 저항(R1)을 통하여 접지되는 동시에, NPN 트랜지스터(Q2)의 베이스에 접속된다. 트랜지스터(Q2)의 에미터는 접지되고, 트랜지스터(Q2)의 콜렉터는 출력 단자에 접속된다. 출력 단자에는 외부 부하가 접속된다.1 shows a conventional output circuit installed in an integrated circuit. 2 shows the characteristics of the transistors Q1 and Q2. The input signal S generated in the integrated circuit is supplied to the base of the NPN transistor Q1 through the buffer B1. The collector of transistor Q1 is connected to a power supply potential via resistor R2. The emitter of transistor Q1 is grounded through resistor R1 and connected to the base of NPN transistor Q2. The emitter of transistor Q2 is grounded and the collector of transistor Q2 is connected to the output terminal. An external load is connected to the output terminal.

이 오픈 콜렉터 회로에 있어서, 트랜지스터(Q2)는 도 2에 도시하는 포화 영역에서 동작하도록 설계되어 있다. 도 3의 (a)는 VS(입력 단자의 전압), VQ1B(트랜지스터(Q1)의 베이스 전압), IQ1E(트랜지스터(Q1)의 에미터 전류), VO(출력 단자의 전압), IQ2C(트랜지스터(Q2)의 콜렉터 전류) 사이의 타이밍 차트이다. 도 3의 (b)는 IQ2C의 부분 확대도이다. 이것은 시뮬레이션에 의해 얻어진 것이다. 도 3의 (a)로부터 알 수 있는 바와 같이, VS가 하강하는 순간에 IQ2C는 최대치를 갖는다. 이 이유는 다음과 같다. 트랜지스터(Q2)의 초기 상태는 활성 영역에 있으며, 트랜지스터가 활성 영역에서 포화 영역에 도달할 때까지는, 트랜지스터(Q1)의 베이스 전류에 hfe의 2승을 곱한 전류가 트랜지스터(Q2)에 흐른다.In this open collector circuit, the transistor Q2 is designed to operate in the saturation region shown in FIG. 3A shows V S (voltage at the input terminal), V Q1B (base voltage at transistor Q1), I Q1E (emitter current at transistor Q1), V O (voltage at output terminal), A timing chart between I Q2C (collector current of transistor Q2). 3B is a partially enlarged view of I Q2C . This is obtained by simulation. As can be seen from Fig. 3A , I Q2C has a maximum at the moment when V S falls. This reason is as follows. The initial state of the transistor Q2 is in the active region, and until the transistor reaches the saturation region in the active region, a current of the base current of the transistor Q1 multiplied by the power of h fe flows in the transistor Q2.

그 때문에, 입력 신호(S)가 하이 레벨에서 로우 레벨이 되어 출력 단자의 전위가 하강할 때, 트랜지스터(Q2)는 활성 영역에 있기 때문에, 트랜지스터(Q1)의 베이스 전류의 hfe배의 과전류가 트랜지스터(Q2)에 흐른다. 이 과전류에 의해, 접지 전위가 상승하거나 노이즈가 발생하는 문제가 발생한다.Therefore, when the input signal S goes from the high level to the low level and the potential of the output terminal falls, the transistor Q2 is in the active region, so that an overcurrent of h fe times the base current of the transistor Q1 Flow through transistor Q2. This overcurrent causes a problem that the ground potential rises or noise occurs.

본 발명은 상기 과제를 감안하여 이루어진 것으로, 출력 회로의 출력 전압의 하강시에 흐르는 과전류를 삭감하여 접지 전위의 상승 및 노이즈의 발생을 방지하는 것을 목적으로 한다.This invention is made | formed in view of the said subject, Comprising: It aims at reducing the overcurrent which flows at the time of the fall of the output voltage of an output circuit, and preventing rise of a ground potential and generation of noise.

도 1은 본 발명의 종래의 출력 회로를 도시한 도면.1 shows a conventional output circuit of the invention;

도 2는 트랜지스터의 특성 곡선을 도시한 도면.2 shows a characteristic curve of a transistor.

도 3의 (a) 및 (b)는 종래의 출력 회로의 트랜지스터(Q2)를 통해 흐르는 전류 곡선을 도시한 도면.3A and 3B show a current curve flowing through transistor Q2 of a conventional output circuit.

도 4는 본 발명의 제1 실시예의 회로도.4 is a circuit diagram of a first embodiment of the present invention.

도 5는 제1 실시예에서 트랜지스터(Q2)를 통해 흐르는 전류 곡선을 도시한 도면.5 shows a current curve flowing through transistor Q2 in the first embodiment.

도 6의 (a) 및 (b)는 본 발명의 제2 실시예의 회로도.6 (a) and 6 (b) are circuit diagrams of a second embodiment of the present invention.

도 7은 본 발명의 제3 실시예의 회로도.7 is a circuit diagram of a third embodiment of the present invention.

도 8의 (a) 및 (b)는 본 발명의 제4 실시예의 회로도.8A and 8B are circuit diagrams of a fourth embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

Q1, Q2 : NPN 트랜지스터Q1, Q2: NPN transistor

M1 : P 채널 트랜지스터M1: P-channel transistor

M2 : N 채널 트랜지스터M2: N Channel Transistor

R1, R2 : 저항R1, R2: resistance

B1 : 버퍼B1: buffer

상기한 목적을 달성하기 위해, 본 발명은 입력 신호를 반전시키는 버퍼 수단과, 자체 내에 흐르는 전류에 의해 출력 단자의 전압을 제어하고, 상기 버퍼 수단의 출력단에 제어 단자가 결합되는 출력 트랜지스터와, 상기 출력 단자의 전압에 의해 제어되고 상기 버퍼 수단의 출력으로부터 흐르는 전류를 분배하는 전류 분배 수단을 구비하는 출력 회로를 제공한다.In order to achieve the above object, the present invention provides a buffer means for inverting the input signal, an output transistor for controlling the voltage of the output terminal by the current flowing in the self, and the control terminal is coupled to the output terminal of the buffer means, An output circuit is provided, which is controlled by a voltage at an output terminal and has current distribution means for distributing current flowing from the output of the buffer means.

본 발명의 다른 목적, 특징 및 이점들은 이하의 상세한 설명으로부터 명백해질 것이다. 그러나, 상세한 설명 및 특정 실시예들은 본 발명의 바람직한 실시예로서 기술되고 있지만 단지 설명을 위해 제공된 것이고, 본 발명의 사상 및 범위 내에서 다양한 변경 및 변형이 가능하다는 것을 당업자라면 충분히 이해할 수 있을 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description. However, although the detailed description and the specific embodiments have been described as preferred embodiments of the invention, they are provided for illustration only, and those skilled in the art will fully appreciate that various changes and modifications are possible within the spirit and scope of the invention.

본 발명의 실시예들은 도면을 참조하여 더 상세하게 기술될 것이다.Embodiments of the present invention will be described in more detail with reference to the drawings.

도 4는 본 발명의 제1 실시예를 도시한다. 도 4에 도시된 회로는 도 1에 도시된 종래의 회로에 P 채널 트랜지스터(M1)와 N 채널 트랜지스터(M2)를 부가한 것이다.4 shows a first embodiment of the present invention. The circuit shown in FIG. 4 adds a P-channel transistor M1 and an N-channel transistor M2 to the conventional circuit shown in FIG.

즉, 예컨대, 집적 회로내에서 생성된 입력 신호(S)는 버퍼(B1)를 통하여 NPN 트랜지스터(Q1)의 베이스에 공급된다. 트랜지스터(Q1)의 콜렉터는 저항(R2)을 통하여 전원 전위에 접속되고, 트랜지스터(Q1)의 베이스에는 P 채널 트랜지스터(M1)의 소스가 접속된다. 트랜지스터(M1)의 드레인은 트랜지스터(Q2)의 베이스에 접속되고, 트랜지스터(M1)의 게이트는 트랜지스터(Q2)의 콜렉터에 접속된다. 또한, N 채널 트랜지스터(M2)의 드레인은 트랜지스터(Q2)의 베이스에 접속되고, 트랜지스터(M2)의 소스는 접지되며, 트랜지스터(M2)의 게이트는 트랜지스터(Q2)의 콜렉터에 접속된다. 트랜지스터(Q1)의 에미터는 저항(R1)을 통하여 접지되는 동시에, NPN 트랜지스터(Q2)의 베이스에 접속된다. 트랜지스터(Q2)의 에미터는 접지되고, 트랜지스터(Q2)의 콜렉터는 출력 단자에 접속된다. 출력 단자에는 외부 부하가 접속된다.That is, for example, the input signal S generated in the integrated circuit is supplied to the base of the NPN transistor Q1 through the buffer B1. The collector of transistor Q1 is connected to the power supply potential via resistor R2, and the source of P-channel transistor M1 is connected to the base of transistor Q1. The drain of the transistor M1 is connected to the base of the transistor Q2, and the gate of the transistor M1 is connected to the collector of the transistor Q2. The drain of the N-channel transistor M2 is connected to the base of the transistor Q2, the source of the transistor M2 is grounded, and the gate of the transistor M2 is connected to the collector of the transistor Q2. The emitter of transistor Q1 is grounded through resistor R1 and connected to the base of NPN transistor Q2. The emitter of transistor Q2 is grounded and the collector of transistor Q2 is connected to the output terminal. An external load is connected to the output terminal.

이 회로에 있어서, 입력 신호(S)가 하이 레벨인 경우, 트랜지스터(Q1, Q2)는 오프되고, 출력 단자는 하이 레벨이 된다. 출력 단자가 하이 레벨이기 때문에, 트랜지스터(M2)는 온되지만, 트랜지스터(M1, Q1)는 오프되고, 트랜지스터(M2)에는 전류가 흐르지 않는다. 따라서, 입력 신호(S)가 하이 레벨일 때, 도 4에 도시된 회로는 도 1에 도시된 종래의 회로와 동일한 동작을 한다.In this circuit, when the input signal S is at the high level, the transistors Q1 and Q2 are turned off, and the output terminal is at the high level. Since the output terminal is at a high level, the transistor M2 is turned on, but the transistors M1 and Q1 are turned off, and no current flows through the transistor M2. Therefore, when the input signal S is at the high level, the circuit shown in FIG. 4 performs the same operation as the conventional circuit shown in FIG.

입력 신호(S)가 하이 레벨에서 로우 레벨로 될 때, 트랜지스터(Q2)는 온되지만 처음에는 도 2의 활성 영역에 있다. 만약, 이 때 트랜지스터(Q1)의 에미터 전류가 직접 트랜지스터(Q2)의 베이스 전류로 되었다고 하면, 종래와 같이 트랜지스터(Q2)에 흐르는 전류는 트랜지스터(Q1)의 베이스 전류의 hfe의 2승배가 되는 것이다. 그러나, 본 실시예에서는 출력 전위인 트랜지스터(Q2)의 콜렉터 전위가 하강하기 시작할 때에는, 트랜지스터(M2)는 온되고, 트랜지스터(Q1)의 에미터 전류는 트랜지스터(M2)에 흐른다. 이 때문에, 트랜지스터(Q2)의 베이스 전류가 감소되어, 트랜지스터(Q2)의 콜렉터 전류가 감소된다.When the input signal S goes from the high level to the low level, the transistor Q2 is turned on but initially in the active region of FIG. If the emitter current of transistor Q1 is directly the base current of transistor Q2 at this time, the current flowing through transistor Q2 is a power of two times multiplied by h fe of the base current of transistor Q1. Will be. However, in this embodiment, when the collector potential of the transistor Q2 which is the output potential starts to fall, the transistor M2 is turned on, and the emitter current of the transistor Q1 flows through the transistor M2. For this reason, the base current of transistor Q2 is reduced, and the collector current of transistor Q2 is reduced.

출력 전위, 즉, 트랜지스터(Q2)의 콜렉터 전위가 내려가면, 트랜지스터(M2)가 오프되고, 트랜지스터(M1)가 온된다. 트랜지스터(M1)가 온되면, 트랜지스터(Q1)의 베이스에 공급되고 있던 전류는 트랜지스터(M1)를 통하여 트랜지스터(Q2)의 베이스에 직접 흐르게 된다. 따라서, 트랜지스터(Q1)는 오프된다. 그리고, 트랜지스터(Q2)에 흐르는 전류는 트랜지스터(Q1)의 베이스 전류의 hfe배에 그친다. 따라서, 트랜지스터(Q2)에 흐르는 전류의 상승이 완만하게 된다. 또한, 트랜지스터(M1)가 온되는 시점에서 이미 출력 단자의 전위는 어느 정도 내려가기 때문에, 트랜지스터(Q2)에 흐르는 전류의 최대치는 종래보다도 낮아진다.When the output potential, that is, the collector potential of the transistor Q2 goes down, the transistor M2 is turned off and the transistor M1 is turned on. When the transistor M1 is turned on, the current supplied to the base of the transistor Q1 flows directly to the base of the transistor Q2 through the transistor M1. Thus, transistor Q1 is turned off. The current flowing through the transistor Q2 is only hfe times the base current of the transistor Q1. Therefore, the rise of the current flowing through the transistor Q2 becomes slow. In addition, since the potential of the output terminal is already lowered to some extent at the time when the transistor M1 is turned on, the maximum value of the current flowing through the transistor Q2 is lower than before.

도 5는 본 실시예의 회로의 전압 하강시에 트랜지스터(Q2)에 흐르는 전류의 파형을 도시된다. 이것은 시뮬레이션에 의해 구해진 것이다. 곡선의 상승 도중에서의 기울기의 변화는, 이 시점에서 트랜지스터(M1)가 온되고 트랜지스터(M2)가 오프되는 것을 나타낸다. 도 3에 도시된 종래의 회로에 있어서의 시뮬레이션 결과와 비교하여 피크 전류가 삭감된 것을 알 수 있다.Fig. 5 shows the waveform of the current flowing through the transistor Q2 at the time of the voltage drop of the circuit of this embodiment. This is obtained by simulation. The change in the slope during the rise of the curve indicates that the transistor M1 is turned on and the transistor M2 is turned off at this point. It can be seen that the peak current is reduced compared with the simulation results in the conventional circuit shown in FIG. 3.

이와 같이, 트랜지스터(M1, M2)를 삽입함으로써, 출력 회로, 즉, 출력 단자로부터의 출력 전압의 하강 시에 트랜지스터(Q2)의 베이스 전류를 감소시켜 피크 전류를 삭감할 수 있다.In this way, by inserting the transistors M1 and M2, the peak current can be reduced by reducing the base current of the transistor Q2 when the output circuit, that is, the output voltage from the output terminal falls.

또한, 트랜지스터(Q2)가 포화 영역에 도달한 경우, 트랜지스터(M1)의 온 저항과 트랜지스터(M1)에 흐르는 전류에 의해 발생하는 전압이 트랜지스터(Q1)의 베이스에 인가되면 트랜지스터(Q1)는 온된다. 이와 같이, 트랜지스터(Q2)가 포화 영역에 도달하면, 본 실시예의 회로는 도 1에 도시된 종래의 회로와 동일한 동작을 한다.When the transistor Q2 reaches the saturation region, when the voltage generated by the on resistance of the transistor M1 and the current flowing through the transistor M1 is applied to the base of the transistor Q1, the transistor Q1 is turned on. do. In this way, when the transistor Q2 reaches the saturation region, the circuit of this embodiment performs the same operation as the conventional circuit shown in FIG.

또한, 저항(R2)이 없고 트랜지스터(Q1)의 콜렉터가 직접 전원 전위에 접속되어 있어도 좋다. 또한, 저항(R1)이 없어도 피크 전류 삭감 효과를 얻을 수 있다.In addition, the resistor R2 may be absent and the collector of the transistor Q1 may be directly connected to a power supply potential. Further, the peak current reduction effect can be obtained even without the resistor R1.

도 6은 본 발명의 제2 실시예를 도시된다. 이하, 동일 구성 요소에는 동일 부호를 붙이고 그에 대한 설명은 생략한다. 도 6의 (a)에 도시된 회로는 도 4에 도시된 회로에서 트랜지스터(M1)를 제외한 것이고, 도 6의 (b)에 도시된 회로는 도 4에 도시된 회로에서 트랜지스터(M2)를 제외한 것이다.6 shows a second embodiment of the present invention. Hereinafter, the same components are denoted by the same reference numerals and description thereof will be omitted. The circuit shown in FIG. 6A excludes the transistor M1 from the circuit shown in FIG. 4, and the circuit shown in FIG. 6B excludes the transistor M2 from the circuit shown in FIG. 4. will be.

도 6의 (a)에 도시된 회로에 있어서, 출력 회로의 출력 전위가 하강하기 시작했을 때에 트랜지스터(M2)가 온되기 때문에, 트랜지스터(Q1)의 에미터 전류의 대부분이 트랜지스터(M2)에 흐르고, 트랜지스터(Q2)의 베이스에는 일부밖에 흐르지 않는다. 그 결과, 출력 회로의 출력 전위 하강시에 트랜지스터(Q2)의 콜렉터 전류를 삭감하여 과전류를 감소할 수 있다.In the circuit shown in Fig. 6A, since the transistor M2 is turned on when the output potential of the output circuit starts to fall, most of the emitter current of the transistor Q1 flows to the transistor M2. Only a part flows through the base of the transistor Q2. As a result, the collector current of transistor Q2 can be reduced when the output potential of the output circuit falls, and the overcurrent can be reduced.

또한, 도 6의 (b)에 도시된 회로에서는, 출력 회로의 출력 전위가 하강하고 트랜지스터(Q2)의 콜렉터 전위가 하강하는 경우, 트랜지스터(M1)는 온된다. 그 결과, 트랜지스터(Q1)의 베이스에 공급되고 있던 전류는 트랜지스터(M1)를 통하여 트랜지스터(Q2)의 베이스에 직접 흐르게 된다. 그 결과, 트랜지스터(Q2)의 콜렉터 전류를 삭감하여 과전류를 감소할 수 있다. 또한, 도 6의 (a) 및 (b)에 도시된 회로에 있어서, 입력 신호가 하이 레벨 또는 로우 레벨인 경우는 도 1에 도시된 회로와 동일한 동작을 행한다.In the circuit shown in Fig. 6B, when the output potential of the output circuit falls and the collector potential of the transistor Q2 falls, the transistor M1 is turned on. As a result, the current supplied to the base of the transistor Q1 flows directly to the base of the transistor Q2 through the transistor M1. As a result, overcurrent can be reduced by reducing the collector current of transistor Q2. In addition, in the circuits shown in Figs. 6A and 6B, when the input signal is high level or low level, the same operation as the circuit shown in Fig. 1 is performed.

도 7은 본 발명의 제3 실시예를 도시된다. 도 4에 도시된 실시예는 달링턴 접속된 오픈 콜렉터 회로에 본 발명을 적용한 것인데 반하여, 본 실시예는 1개의 트랜지스터만으로 구성된 오픈 콜렉터 회로에 본 발명을 적용한 것이다.7 shows a third embodiment of the present invention. While the embodiment shown in Fig. 4 applies the present invention to a Darlington connected open collector circuit, the present embodiment applies the present invention to an open collector circuit composed of only one transistor.

즉, 예컨대, 집적 회로내의 다른 블록에서 생성된 입력 신호(S)는 버퍼(B1)를 통하여 NPN 트랜지스터(Q2)의 베이스에 공급된다. N 채널 트랜지스터(M2)의 드레인은 트랜지스터(Q2)의 베이스에 접속되고, 트랜지스터(M2)의 소스는 접지되며, 트랜지스터(M2)의 게이트는 트랜지스터(Q2)의 콜렉터에 접속된다.That is, for example, the input signal S generated in another block in the integrated circuit is supplied to the base of the NPN transistor Q2 through the buffer B1. The drain of the N-channel transistor M2 is connected to the base of the transistor Q2, the source of the transistor M2 is grounded, and the gate of the transistor M2 is connected to the collector of the transistor Q2.

트랜지스터(Q2)의 베이스는 저항(R1)을 통하여 접지된다. 트랜지스터(Q2)의 에미터는 접지되고, 트랜지스터(Q2)의 콜렉터는 출력 단자에 접속된다. 출력 단자에는 외부 부하가 접속된다.The base of transistor Q2 is grounded through resistor R1. The emitter of transistor Q2 is grounded and the collector of transistor Q2 is connected to the output terminal. An external load is connected to the output terminal.

본 실시예에 있어서, 출력 단자 전압의 하강 시에 트랜지스터(M2)가 온되기 때문에, 입력 신호(S)의 대부분은 트랜지스터(M2)에 흐르고, 트랜지스터(Q2)의 베이스에는 일부밖에 흐리지 않는다. 그 결과, 하강시에 트랜지스터(Q2)의 콜렉터 전류를 삭감하여 과전류를 감소할 수 있다.In the present embodiment, since the transistor M2 is turned on when the output terminal voltage falls, most of the input signal S flows through the transistor M2, and only a part of the base of the transistor Q2 flows. As a result, the overcurrent can be reduced by reducing the collector current of the transistor Q2 at the time of falling.

도 8은 본 발명의 제4 실시예를 도시된다.8 shows a fourth embodiment of the present invention.

도 8의 (a)는 달링턴 접속된 출력 트랜지스터가 푸시풀 회로를 구성하는 경우에 본 발명을 적용한 회로의 일례를 도시하고 있다. 도 8의 (a)에 도시된 회로에 있어서, 입력 신호(S)는 NPN 트랜지스터(Q1)의 베이스에 공급된다. 트랜지스터(Q1)의 콜렉터는 전원 전위에 접속된다. 트랜지스터(Q1)의 베이스에는 P 채널 트랜지스터(M1)의 소스가 접속되고, 트랜지스터(M1)의 드레인은 트랜지스터(Q2)의 베이스에 접속되며, 트랜지스터(M1)의 게이트는 트랜지스터(Q2)의 콜렉터에 접속된다. 또한, N 채널 트랜지스터(M2)의 드레인은 트랜지스터(Q2)의 베이스에 접속되고, 트랜지스터(M2)의 소스는 접지되며, 트랜지스터(M2)의 게이트는 트랜지스터(Q2)의 콜렉터에 접속된다. 트랜지스터(Q1)의 에미터는 저항(R1)을 통하여 접지되는 동시에, NPN 트랜지스터(Q2)의 베이스에 접속된다. 트랜지스터(Q2)의 에미터는 접지되고, 트랜지스터(Q2)의 콜렉터는 출력 단자에 접속된다. 또한, 신호(S)의 반전 신호(/S)는 NPN 트랜지스터(Q3)의 베이스에 공급되고, 트랜지스터(Q3)의 콜렉터는 전원 전위에 접속되며, 트랜지스터(Q3)의 에미터는 트랜지스터(Q4)의 베이스에 접속된다. 트랜지스터(Q4)의 콜렉터는 전원 전위에 접속되고, 트랜지스터(Q4)의 에미터는 출력 단자에 접속된다. 출력 단자에는 외부 부하가 접속된다.Fig. 8A shows an example of a circuit to which the present invention is applied when the Darlington connected output transistor constitutes a push-pull circuit. In the circuit shown in Fig. 8A, the input signal S is supplied to the base of the NPN transistor Q1. The collector of transistor Q1 is connected to a power supply potential. The source of the P-channel transistor M1 is connected to the base of the transistor Q1, the drain of the transistor M1 is connected to the base of the transistor Q2, and the gate of the transistor M1 is connected to the collector of the transistor Q2. Connected. The drain of the N-channel transistor M2 is connected to the base of the transistor Q2, the source of the transistor M2 is grounded, and the gate of the transistor M2 is connected to the collector of the transistor Q2. The emitter of transistor Q1 is grounded through resistor R1 and connected to the base of NPN transistor Q2. The emitter of transistor Q2 is grounded and the collector of transistor Q2 is connected to the output terminal. Further, the inverted signal / S of the signal S is supplied to the base of the NPN transistor Q3, the collector of the transistor Q3 is connected to the power supply potential, and the emitter of the transistor Q3 is connected to the transistor Q4. Is connected to the base. The collector of transistor Q4 is connected to the power supply potential, and the emitter of transistor Q4 is connected to the output terminal. An external load is connected to the output terminal.

도 8의 (a)에 도시된 회로는 입력 신호(S)의 하강시에 도 4에 도시된 회로와 동일하게 동작하기 때문에, 하강시에 트랜지스터(Q2)에 흐르는 피크 전류를 삭감할 수 있다.Since the circuit shown in Fig. 8A operates in the same manner as the circuit shown in Fig. 4 when the input signal S falls, the peak current flowing through the transistor Q2 can be reduced during the fall.

도 8의 (b)는 도 4에 도시된 회로에 대하여 출력 단자와 전원 전위간에 PNP 트랜지스터를 설치한 것이다. 즉, PNP 트랜지스터(Q5)의 베이스는 버퍼(B1)의 출력 단자에 접속되고, 콜렉터는 출력 단자에 접속되며, 에미터는 전원 전위에 접속된다.FIG. 8B shows a PNP transistor provided between the output terminal and the power supply potential for the circuit shown in FIG. 4. That is, the base of the PNP transistor Q5 is connected to the output terminal of the buffer B1, the collector is connected to the output terminal, and the emitter is connected to the power supply potential.

도 8의 (b)에 도시된 회로는 입력 신호(S)의 하강시에 도 4에 도시된 회로와 동일하게 동작하기 때문에, 하강시에 트랜지스터(Q2)에 흐르는 피크 전류를 삭감할 수 있다.Since the circuit shown in Fig. 8B operates in the same manner as the circuit shown in Fig. 4 when the input signal S falls, it is possible to reduce the peak current flowing through the transistor Q2 during the fall.

이와 같이, 본 발명은 오픈 콜렉터 회로뿐만 아니라 푸시풀 회로 등 그 이외의 출력 회로에 대해서도 적용할 수 있다. 또한, 본 발명은 상기 실시예에 한정되는 것이 아니라, 예컨대, 도 8의 (b)에 있어서 트랜지스터(Q5) 대신에 저항을 출력 단자와 전원 전위간에 설치한 회로로서도 좋다.In this manner, the present invention can be applied not only to the open collector circuit but also to other output circuits such as a push-pull circuit. The present invention is not limited to the above embodiment, but may be, for example, a circuit in which a resistor is provided between the output terminal and the power supply potential instead of the transistor Q5 in FIG.

이상 설명한 바와 같이, 본 발명에 의하면, 출력 회로의 출력 전위 하강시에 출력 트랜지스터의 베이스에 공급되는 전류가 삭감되기 때문에, 출력 회로의 하강시에 출력 트랜지스터에 흐르는 과전류를 삭감하여 접지 전위의 상승이나 노이즈의 발생을 방지할 수 있다.As described above, according to the present invention, since the current supplied to the base of the output transistor is reduced when the output potential of the output circuit falls, the overcurrent flowing to the output transistor during the fall of the output circuit is reduced to raise the ground potential. Generation of noise can be prevented.

본 발명의 바람직한 실시예는 예로서 설명되고 있지만, 다양한 변경 및 변형이 당업자에 의해 이루어질 수 있으며, 본 발명의 범위를 벗어나지 않는 범위 내에서 본 발명의 장치 대신에 등가물을 사용할 수 있다는 것을 이해하게 될 것이다. 따라서, 본 발명은 특정 실시예에 한정되지 않고, 본 발명은 첨부된 청구 범위의 범위 내에 있는 모든 실시예를 포함한다.While the preferred embodiments of the invention have been described by way of example, it will be understood that various changes and modifications may be made by those skilled in the art, and that equivalents may be used in place of the apparatus of the invention without departing from the scope of the invention. will be. Accordingly, the invention is not limited to the specific embodiments, and the invention includes all embodiments falling within the scope of the appended claims.

Claims (24)

출력단을 가지며 입력 신호를 반전시키는 버퍼 회로(B1)와;A buffer circuit B1 having an output terminal and inverting an input signal; 상기 버퍼 회로의 출력단에 제어 단자가 결합되고, 내부에 흐르는 전류로 출력 단자의 전압을 제어하는 출력 트랜지스터 회로(Q1+Q2)와;An output transistor circuit (Q1 + Q2) having a control terminal coupled to an output terminal of the buffer circuit and controlling a voltage of the output terminal with a current flowing therein; 상기 출력 단자의 전압에 의해 제어되고, 상기 버퍼 회로의 출력단으로부터 흐르는 전류를 분배하는 전류 분배기(M1+M2)를 포함하는 것을 특징으로 하는 출력 회로.And a current divider (M1 + M2) controlled by the voltage of the output terminal and distributing a current flowing from the output of the buffer circuit. 제1항에 있어서, 상기 버퍼 회로는 CMOS 인버터로 구성되는 것을 특징으로 하는 출력 회로.An output circuit according to claim 1, wherein said buffer circuit is comprised of a CMOS inverter. 제1항에 있어서, 상기 출력 트랜지스터 회로는,The circuit of claim 1, wherein the output transistor circuit comprises: 베이스가 상기 버퍼 회로의 출력단에 결합되는 제1 트랜지스터와;A first transistor having a base coupled to an output terminal of the buffer circuit; 베이스가 상기 제1 트랜지스터의 에미터에 결합되고, 콜렉터가 상기 출력 단자에 결합되는 제2 트랜지스터를 포함하는 것을 특징으로 하는 출력 회로.And a second transistor having a base coupled to the emitter of the first transistor and a collector coupled to the output terminal. 제1항에 있어서, 상기 전류 분배기는 상기 출력 트랜지스터 회로가 포화 영역에 도달한 후에 전류를 분배하는 것을 특징으로 하는 출력 회로.The output circuit of claim 1 wherein the current divider distributes current after the output transistor circuit reaches a saturation region. 제3항에 있어서, 상기 전류 분배기는,The method of claim 3, wherein the current divider, 게이트가 상기 출력 단자에 결합되고, 드레인이 상기 제2 트랜지스터의 베이스에 결합되고, 소스가 상기 버퍼 회로의 출력단에 결합되는 제1 MOSFET와;A first MOSFET having a gate coupled to the output terminal, a drain coupled to the base of the second transistor, and a source coupled to the output terminal of the buffer circuit; 게이트가 상기 출력 단자에 결합되고, 드레인이 상기 제2 트랜지스터의 베이스에 결합되고, 소스가 접지에 결합되는 제2 MOSFET를 포함하는 것을 특징으로 하는 출력 회로.And a second MOSFET having a gate coupled to the output terminal, a drain coupled to the base of the second transistor, and a source coupled to ground. 제3항에 있어서, 상기 전류 분배기는, 게이트가 상기 출력 단자에 결합되고, 드레인이 상기 제2 트랜지스터의 베이스에 결합되고, 소스가 상기 버퍼 회로의 출력단에 결합되는 MOSFET를 포함하는 것을 특징으로 하는 출력 회로.4. The current divider of claim 3, wherein the current divider comprises a MOSFET having a gate coupled to the output terminal, a drain coupled to the base of the second transistor, and a source coupled to the output of the buffer circuit. Output circuit. 제3항에 있어서, 상기 전류 분배기는, 게이트가 상기 출력 단자에 결합되고 드레인이 상기 제2 트랜지스터의 베이스에 결합되고 소스가 접지에 결합되는 MOSFET를 포함하는 것을 특징으로 하는 출력 회로.4. The output circuit of claim 3 wherein the current divider comprises a MOSFET having a gate coupled to the output terminal, a drain coupled to the base of the second transistor, and a source coupled to ground. 제1항에 있어서, 상기 출력 트랜지스터 회로는, 베이스가 상기 버퍼 회로의 출력단에 결합되고 콜렉터가 상기 출력 단자에 결합되는 출력 트랜지스터를 포함하는 것을 특징으로 하는 출력 회로.2. The output circuit of claim 1 wherein the output transistor circuit comprises an output transistor having a base coupled to an output terminal of the buffer circuit and a collector coupled to the output terminal. 제8항에 있어서, 상기 전류 분배기는, 게이트가 상기 출력 단자에 결합되고 드레인이 상기 출력 트랜지스터의 베이스에 결합되고 소스가 접지에 결합되는 MOSFET를 포함하는 것을 특징으로 하는 출력 회로.9. The output circuit of claim 8 wherein the current divider comprises a MOSFET having a gate coupled to the output terminal, a drain coupled to the base of the output transistor, and a source coupled to ground. 베이스가 제1 입력 단자에 결합되고, 콜렉터가 전원에 결합되고, 에미터가 접지에 결합되는 제1 트랜지스터와;A first transistor coupled to a first input terminal, a collector coupled to a power supply, and an emitter coupled to ground; 베이스가 상기 제1 트랜지스터의 에미터에 결합되고, 콜렉터가 출력 단자에 결합되고, 에미터가 접지에 결합되는 제2 트랜지스터와;A second transistor having a base coupled to the emitter of the first transistor, a collector coupled to the output terminal, and an emitter coupled to ground; 베이스가 제2 입력 단자에 결합되고, 콜렉터가 전원에 결합되는 제3 트랜지스터와;A third transistor having a base coupled to the second input terminal and a collector coupled to the power supply; 베이스가 상기 제3 트랜지스터의 에미터에 결합되고, 콜렉터가 상기 제3 트랜지스터의 콜렉터에 결합되고, 에미터가 상기 출력 단자에 결합되는 제4 트랜지스터와;A fourth transistor having a base coupled to the emitter of the third transistor, a collector coupled to the collector of the third transistor, and an emitter coupled to the output terminal; 게이트가 상기 출력 단자에 결합되고, 드레인이 상기 제2 트랜지스터의 베이스에 결합되고, 소스가 상기 제1 입력 단자에 결합되는 제1 MOSFET와;A first MOSFET having a gate coupled to the output terminal, a drain coupled to the base of the second transistor, and a source coupled to the first input terminal; 게이트가 상기 출력 단자에 결합되고, 드레인이 상기 제2 트랜지스터의 베이스에 결합되고, 소스가 접지에 결합되는 제2 MOSFET를 포함하는 것을 특징으로 하는 출력 회로.And a second MOSFET having a gate coupled to the output terminal, a drain coupled to the base of the second transistor, and a source coupled to ground. 입력 단자에 결합된 CMOS 인버터와;A CMOS inverter coupled to the input terminal; 베이스가 상기 CMOS 인버터의 출력단에 결합되고, 콜렉터가 출력 단자에 결합되는 제1 트랜지스터와;A first transistor having a base coupled to an output terminal of the CMOS inverter and a collector coupled to an output terminal; 베이스가 상기 CMOS 인버터의 출력단에 결합되고, 콜렉터가 출력 단자에 결합되는 제2 트랜지스터와;A second transistor having a base coupled to an output terminal of the CMOS inverter and a collector coupled to an output terminal; 게이트가 상기 출력 단자에 결합되고, 소스가 접지에 결합되고, 드레인이 상기 CMOS 인버터의 출력단에 결합되는 MOSFET를 포함하는 것을 특징으로 하는 출력 회로.An MOSFET coupled to the output terminal, a source coupled to ground, and a drain coupled to the output of the CMOS inverter. 출력 단자 및 접지에 결합된 제1 트랜지스터와;A first transistor coupled to an output terminal and ground; 상기 제1 트랜지스터의 베이스 및 전원에 결합되는 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 달링턴 결합을 형성하고;A second transistor coupled to a base and a power source of the first transistor, wherein the first transistor and the second transistor form a Darlington coupling; 상기 제1의 트랜지스터의 베이스 및 접지에 결합되어, 상기 출력 단자의 전압 레벨이 하강하기 시작할 때 상기 제1 트랜지스터의 베이스에 흐르는 전류를 분배하는 제1 스위치와;A first switch coupled to the base and ground of the first transistor and distributing a current flowing through the base of the first transistor when the voltage level of the output terminal begins to fall; 상기 제1 트랜지스터의 베이스 및 상기 제2 트랜지스터의 베이스에 결합되어, 상기 출력 단자의 전압 레벨이 하강할 때 상기 제2 트랜지스터의 베이스에 흐르는 전류를 분배하는 제2 스위치를 포함하는 것을 특징으로 하는 출력 회로.And a second switch coupled to the base of the first transistor and the base of the second transistor to distribute current flowing through the base of the second transistor when the voltage level of the output terminal falls. Circuit. 제12항에 있어서, 상기 제1 스위치는 NPN 트랜지스터로 구성되고, 상기 제2 스위치는 PNP 트랜지스터로 구성되는 것을 특징으로 하는 출력 회로.13. The output circuit of claim 12, wherein the first switch is composed of an NPN transistor, and the second switch is composed of a PNP transistor. 출력 단자 및 접지에 결합되는 트랜지스터와;A transistor coupled to the output terminal and ground; 상기 트랜지스터의 베이스 및 접지에 결합되고, 상기 출력 단자의 전압 레벨이 하강하기 시작할 때 상기 트랜지스터의 베이스에 흐르는 전류를 감소시키도록 구성된 스위치를 포함하는 것을 특징으로 하는 출력 회로.And a switch coupled to the base and ground of the transistor and configured to reduce the current flowing in the base of the transistor when the voltage level of the output terminal begins to fall. 제14항에 있어서, 상기 스위치는 상기 출력 단자의 전압 레벨의 하강이 정지된 후에 상기 트랜지스터의 베이스에 흐르는 전류를 감소시키는 것을 특징으로 하는 출력 회로.15. The output circuit according to claim 14, wherein the switch reduces the current flowing in the base of the transistor after the drop of the voltage level of the output terminal is stopped. 제14항에 있어서, 상기 스위치는 NPN 트랜지스터로 구성되는 것을 특징으로 하는 출력 회로.15. The output circuit of claim 14 wherein the switch is comprised of an NPN transistor. 출력 단자 및 접지에 결합되는 제1 트랜지스터와;A first transistor coupled to the output terminal and ground; 상기 제1 트랜지스터의 베이스 및 전원에 결합되는 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 달링톤 결합을 형성하고;A second transistor coupled to a base and a power source of the first transistor, wherein the first transistor and the second transistor form a Darlington coupling; 상기 제1 트랜지스터의 베이스 및 상기 제2 트랜지스터의 베이스에 결합되고, 상기 출력 단자의 전압 레벨이 하강할 때 상기 제2 트랜지스터의 베이스에 흐르는 전류를 감소시키도록 구성되는 스위치를 포함하는 것을 특징으로 하는 출력 회로.And a switch coupled to the base of the first transistor and the base of the second transistor, the switch configured to reduce a current flowing in the base of the second transistor when the voltage level of the output terminal drops. Output circuit. 제17항에 있어서, 상기 스위치는 상기 출력 단자의 전압 레벨의 하강이 정지된 후에 상기 제2 트랜지스터의 베이스에 흐르는 전류를 감소시키는 것을 특징으로 하는 출력 회로.18. The output circuit of claim 17, wherein the switch reduces the current flowing in the base of the second transistor after the drop of the voltage level of the output terminal is stopped. 제17항에 있어서, 상기 스위치는 PNP 트랜지스터로 구성되는 것을 특징으로 하는 출력 회로.18. The output circuit of claim 17 wherein the switch is comprised of a PNP transistor. 제12항에 있어서, 상기 제1 트랜지스터의 베이스와 접지 사이에 결합되는 저항(resistance)을 더 포함하는 것을 특징으로 하는 출력 회로.13. The output circuit of claim 12 further comprising a resistor coupled between the base and ground of the first transistor. 제14항에 있어서, 상기 트랜지스터의 베이스와 접지 사이에 결합되는 저항을 더 포함하는 것을 특징으로 하는 출력 회로.15. The output circuit of claim 14 further comprising a resistor coupled between the base of the transistor and ground. 제17항에 있어서, 상기 제1 트랜지스터의 베이스와 접지 사이에 결합되는 저항을 더 포함하는 것을 특징으로 하는 출력 회로.18. The output circuit of claim 17 further comprising a resistor coupled between the base and ground of the first transistor. 제13항에 있어서, 상기 출력 단자 및 상기 전원에 결합되고, 제2 달링톤 결합을 형성하는 제3 트랜지스터 및 제4 트랜지스터를 더 포함하며, 상기 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 푸쉬풀 회로를 형성하는 것을 특징으로 하는 출력 회로.15. The semiconductor device of claim 13, further comprising a third transistor and a fourth transistor coupled to the output terminal and the power source and forming a second Darlington coupling, wherein the first transistor, second transistor, third transistor, and third transistor. And the four transistors form a push-pull circuit. 제13항에 있어서, 상기 출력 단자 및 상기 전원에 결합되는 제3 트랜지스터를 더 포함하며, 상기 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터는 푸쉬풀 회로를 형성하는 것을 특징으로 하는 출력 회로.The output circuit of claim 13, further comprising a third transistor coupled to the output terminal and the power source, wherein the first transistor, the second transistor, and the third transistor form a push-pull circuit.
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