KR100256277B1 - 전계효과트랜지스터와그제조방법및영상디스플레이장치 - Google Patents
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Abstract
본 발명에 의한 액티브 매트릭스 액정 디스플레이용 비정질 실리콘 박막 트랜지스터는 화소 전극과 함께 형성된 투명 도전막, 신호 배선과 함께 형성된 금속막, 다층막, 및 절연 기판을 구비한다. 반도체막 (semi-conductor film), 게이트 절연막 및 게이트 금속막으로 구성된 다층막은 다층막의 양쪽 에지에서 각각 중첩된 투명 도전막과 금속막상에 배치된다.
Description
본 발명의 전계효과 트랜지스터와 그 제조 방법 및 그를 이용한 영상 디스플레이 장치에 관한 것이다. 특히, 본 발명은 액티브 매트릭스 액정 디스플레이용 비정질 실리콘 박막 트랜지스터 (TFT) 에 관한 것이다.
액티브 매트릭스 액정 디스플레이 (AMLCD) 는 다음과 같은 특징, 즉, 얇은 형상, 경량, 낮은 소비 전력 및 높은 품질의 디스플레이를 가지며 최근 많은 양을 생산하고 있다.
AMLCD 는 일반적으로 비정질 실리콘 박막 트랜지스터를 스위칭 장치로서 사용된다.
소오스/드레인 전극, 게이트 전극, 트랜지스터 특성을 갖는 채널 액티브층등으로 구성된 스태거형 구조는 비정질 실리콘 박막 트랜지스터에 사용된다.
스태거형 구조의 비정질 실리콘 박막 트랜지스터에는 2 가지 형태가 있다. 그 중의 하나는 게이트 전극과 유리 기판이 채널 액티브층에 대하여 동일 측면상에 배치된 반전된 스태거형이다. 다른 하나는 게이트 전극과 유리 기판이 채널 액티브층에 대하여 대면하는 측면에 배치된 스태거형이다.
스태거형의 비정질 실리콘 박막 트랜지스터에 대하여, 박막 트랜지스터 구조는 소오스/드레인 전극이 투명 전극 물질로 이루어지도록 구성된다. 더욱이, 박막 트랜지스터는 방출 불순물을 사용하여 제조되어 소오스/드레인 영역이 형성될 수 있다. 불순물을 포함하는 비정질 실리콘층은 제조에 사용되지 않는다. 상세한 설명은 일본 특개소 62-81640 에 기재되어 있다.
상술한 공보에 기재된 비정질 실리콘 박막 트랜지스터의 기본 구조는 도 1 에 도시된 바와 같다.
도 1을 참조하면, 상술한 비정질 실리콘 박막 트랜지스터는 절연 기판 (1), 투명 도전막 (2) 으로 이루어진 한 쌍의 소오스 및 드레인 전극, 반도체 막 (4), 게이트 절연막 (5), 및 게이트 금속막 (6) 으로 구성된다.
ITO (indium-tin-oxide) 등의 투명 전극 물질은 일반적으로 알루미늄 또는 크롬 등의 금속 물질과 비교하여 비교적 높은 저항률을 갖는다.
그러나, 액티브 매트릭스 액정 디스플레이상에 수직으로 놓인 긴 신호 배선과 수평으로 놓인 긴 게이트 배선은 낮은 저항을 필요로 한다.
그러므로, ITO 등의 투명 전극 물질을 신호배선용으로 사용하는 도 1 에 도시된 박막 트랜지스터는 신호 배선 저항이 높고, 또한, 이 저항을 감소시킬 수 없다는 문제점이 있다.
이 문제를 해결하기 위하여 도 1 에 나타난 박막 트랜지스터의 소오스/드레인 전극에 금속막 (3) 을 부가하였다. 도 2 에 도시된 바와 같이 신호선으로서 금속막 (3) 을 추가하는 것은 저항을 감소시키고 도 2 에 도시된 구조는 실용적으로 이미 사용되고 있다.
도 2 에 도시된 박막 트랜지스터 구조의 경우에 있어서, 크롬등의 금속으로 이루어진 저저항 신호선은 소오스/드레인 전극으로 사용되고, 금속막 (3) 과 인접하는 투명 화소 전극은 전기적으로 절연되어야 한다.
투명 화소 전극과 금속막 (3) 이 2 개의 상이한 포토레지스트 공정에 의해 형성되므로, 2 개의 포토레지스트 공정 사이의 정렬 정밀 허용차, 에칭 공정 정밀 허용차, 및 최소 격리 공간폭은 필수적이다. 그러므로, 박막 트랜지스터와 투명 화소 전극은 도 2 에 나타난 박막 트랜지스터 구조를 이용하여 디스플레이 장치에 2 차원적으로 배치될 때, 금속막 (2) 과 인접하는 투명 화소 전극 사이의 공간 폭은 도 1 의 박막 트랜지스터 구조에 사용된 것보다 넓어야 한다.
결과적으로, 디스플레이 장치가 도 1 또는 도 2 에 나타내는 박막 트랜지스터 구조로 이루어지면, 도 2 에 도시된 박막 트랜지스터 구조의 투명 화소 영역은 동일한 크기의 도 1 의 박막 트랜지스터 구조보다 작아야 한다. 즉, 도 2 의 박막 트랜지스터의 사용은 액정 디스플레이의 개구 효율을 감소시키는 문제점이 있다.
더욱이, TFT-LCD (박막 트랜지스터 액정 디스플레이) 에 대하여, 박막 트랜지스터의 게이트 전극은 소위 주사선에 접속되고, 소오스 전극은 예를 들어 데이터 선에 접속되고, 드레인 전극은 화소 전극에 접속된다. 예를 들어 데이터를 기입하는 경우, 충전 신호는 소오스 전극으로부터 드레인 전극으로 전사되고 방출 신호는 대면하는 방향으로 전사된다. 박막 트랜지스터의 소오스 전극과 드레인 전극을 정확하게 정의할 수 없으므로, 하나의 전극을 소오스/드레인 전극, 한쌍의 전극을, 소오스/드레인 전극들이라 부른다.
본 발명의 목적은 상술한 문제점을 해결하고 높은 개구 효율과 낮은 저항 신호 배선을 갖는 액정 디스플레이 장치를 실현할 수 있는 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 강화된 오옴 특성을 갖는 전계효과 트랜지스터 (박막 트랜지스터) 를 제공하는 것이다.
또한, 본 발명의 또다른 목적은 트랜지스터의 게이트가 네가티브 바이어스되면 소오스와 드레인 사이의 낮은 누설 전류를 갖는 전계효과 트랜지스터 (박막 트랜지스터) 를 제공하는 것이다.
상술한 목적은, 제 1, 제 2, 제 3, 제 4 및 제 5 영역과, 소정의 전압이 제 3 영역에 인가될 때 제 5 영역을 통해 발생된 전류 흐름 경로를 구비하며, 제 1 영역은 투명 도전 물질로 이루어지고 제 5 영역에 접속되며, 제 2 영역은 불투명 도전 물질로 이루어지고 제 5 영역에 접속되고, 제 3 영역은 도전 물질로 이루어지고 제 4 영역상에 증착되며, 제 4 영역은 절연 물질로 이루어지고 제 5 영역상에 증착되고, 제 5 영역은 반도체 물질로 이루어진 전계효과 트랜지스터를 제공함으로써 얻어진다. 본 발명에 의한 전계효과 트랜지스터는 도 3 을 참조하여 바람직한 실시예에서 상세히 설명한다.
또한, 상술한 목적은, 제 1, 제 2 및 제 3 금속 전극, 반도체 영역, 제 3 금속 전극과 반도체 영역 사이에 삽입된 절연 영역, 상기 제 3 금속 전극에 소정의 전압이 인가될 때, 상기 제 1 과 제 2 금속 전극 사이의 반도체 영역을 통해 발생된 전류 흐름 경로를 구비하는 전계효과 트랜지스터로서, (a) 절연 기판상에 금속막을 형성하는 형성 단계, (b) 금속막을 제 1 금속 전극과 제 2 금속 전극으로 패터닝하는 제 1 패터닝 단계, (c) 제 1 과 제 2 금속 전극위에 불순물 가스를 방출하는 방출 단계, (d) 제 1 과 제 2 전극과 절연 기판상에 비정질 실리콘막, 절연막 및 게이트 전극막의 순으로 증착하는 증착 단계, 및 (e) 비정질 실리콘막, 절연막 및 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 2 패터닝 단계를 사용하여 제조되는 전계효과 트랜지스터를 제공함으로써 얻어진다. 본 발명에 의한 이 전계효과 트랜지스터는 도 5a 내지 도 5d 를 참조하여 바람직한 실시예에서 상세히 설명한다.
또한, 상술한 목적은, (a) 절연 기판상에 금속막을 형성하는 형성 단계, (b) 금속막을 소오스 전극 및 드레인 전극으로 패터닝하는 패터닝 단계, (c) 소오스 및 드레인 전극상에 불순물 가스를 방출하는 방출 단계, (d) 비정질 실리콘막, 절연막 및 게이트 전극막을 순서대로 소오스 및 드레인 전극 및 절연 기판상에 증착하는 증착 단계, 및 (e) 비정질 실리콘막, 절연막 및 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 패터닝 단계를 구비하는 전계효과 트랜지스터의 제조 방법을 제공함으로써 달성된다. 본 발명에 의한 전계효과 트랜지스터의 이 제조 방법은 도 5a 내지 도 5d 를 참조하여 바람직한 실시예에서 상세히 설명한다.
또한, 상술한 목적은, (a) 절연 기판상에 금속막을 형성하는 제 1 형성 단계, (b) 금속막을 제 1 전극으로 패터닝하는 제 1 패터닝 단계, (c) 절연 기판상에 투명 도전막을 형성하는 제 2 형성 단계, (d) 투명 도전막을 제 2 전극으로 패터닝 하는 제 2 패터닝 단계, (e) 제 1 과 제 2 전극위에 불순물 가스를 방출하는 방출 단계, (f) 비정질 실리콘막, 절연막 및 게이트 전극막을 순서대로 제 1 과 제 2 전극 및 절연 기판상에 증착하는 증착 단계, 및 (g) 비정질 실리콘막, 절연막 및 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 3 패터닝 단계를 구비하는 전계효과 트랜지스터의 제조 방법을 제공함으로써 달성된다. 본 발명에 의한 전계효과 트랜지스터의 이 제조 방법은 도 6a 내지 도 6d를 참조하여 바람직한 실시예에서 상세히 설명한다.
또한, 상술한 목적은, (a) 절연 기판상의 투명 전극막과 상기 투명 전극막상의 금속막을 구비하는 다층막을 형성하는 제 1 형성 단계, (b) 다층막을 소오스 및 드레인 전극으로 패터닝하는 제 1 패터닝 단계, (c) 소오스 및 드레인 전극중의 하나의 위에 있는 금속막을 제거함으로써 투명 전극을 형성하는 제 2 형성 단계, (d) 다층막과 투명 전극위에 불순물 가스를 방출하는 단계, (e) 비정질 실리콘막, 절연막, 및 게이트 전극막을 순서대로 다층막 및 투명 전극상에 증착하는 증착 단계, 및 (f) 비정질 실리콘막, 절연막 및 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 2 패터닝 단계를 구비하는 전계효과 트랜지스터의 제조 방법을 제공함으로써 달성된다. 본 발명에 의한 전계효과 트랜지스터의 이 제조 방법은 도 7a 내지 도 7e를 참조하여 바람직한 실시예에서 상세히 설명한다.
또한, 상술한 목적은, 제 1 패터닝 단계에서 상기 소오스 및 드레인 전극의 금속 부분은 각각 상기 금속 부분을 오버 에칭함으로서 얻어진 상기 소오스 및 드레인 전극의 투명 부분보다 작은 전계효과 트랜지스터의 상술한 제조 방법을 제공함으로써 달성된다. 본 발명에 의한 전계효과 트랜지스터의 이 제조 방법은 도 9a 내지 도 9e 를 참조하여 바람직한 실시예에서 상세히 설명한다.
또한, 상술한 목적은, (a) 절연 기판상에 투명 전극막을 형성하는 제 1 형성 단계, (b) 투명 전극막을 투명 소오스 및 투명 드레인 전극으로 패터닝하는 제 1 패터닝 단계, (c) 투명 소오스 및 투명 드레인 전극의 하나위에 금속막을 부가하여 다층막을 형성하는 제 2 형성 단계, (d) 다층막과 투명 전극막위에 불순물 가스를 방출하는 방출 단계, (e) 비정질 실리콘막, 절연막 및 게이트 전극막을 다층막과 투명 전극막위에 순서대로 증착하는 증착 단계, 및 (f) 비정질 실리콘막, 절연막 및 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 2 패터닝 단계를 구비하는 전계효과 트랜지스터의 제조 방법을 제공함으로써 달성된다. 본 발명에 의한 전계효과 트랜지스터의 이 제조 방법은 도 8a 내지 도 8e 를 참조하여 바람직한 실시예에서 상세히 설명한다.
또한, 상술한 목적은, (a) 절연 기판상에 금속막과 금속막상에 형성된 투명 전극막을 구비하는 다층막을 형성하는 제 1 형성 단계, (b) 다층막을 소오스 및 드레인 전극으로 패터닝하는 제 1 패터닝 단계, (c) 소오스 및 드레인 전극중의 하나상에 있는 투명 전극을 제거함으로써 금속 전극을 형성하는 제 2 형성 단계, (d) 다층막과 금속 전극위에 불순물 가스를 방출하는 단계, (e) 비정질 실리콘막, 절연막 및 게이트 전극막을 순서대로 증착하는 증착 단계, 및 (f) 비정질 실리콘막, 절연막 및 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 2 패터닝 단계를 구비하는 전계효과 트랜지스터의 제조 방법을 제공함으로써 달성된다. 본 발명에 의한 전계효과 트랜지스터의 이 제조 방법은 도 10a 내지 도 10e 를 참조하여 바람직한 실시예에서 상세히 설명한다.
또한, 상술한 목적은, 청구항 제 1 항 내지 제 18 항의 어느 한 항에 기재된 복수의 전계효과 트랜지스터로서 각 트랜지스터의 게이트 전극은 게이트 선들중의 하나에 접속되고 각 트랜지스터의 소스 또는 드레인 전극은 데이터 선들 중의 하나에 접속된 복수의 전계효과 트랜지스터, 상기 복수의 전계효과 트랜지스터, 게이트 선들 및 데이터 선들이 배치된 투명 기판, 및 상기 복수의 트랜지스터들 각각에 대응하는 액정을 구비하는 영상 디스플레이 장치를 제공함으로써 달성된다. 본 발명에 의한 이 영상 디스플레이 장치는 도 11 과 도 13 을 참조하여 바람직한 실시예에서 상세히 설명한다.
또한 상술한 목적은, 서로 격리된 소오스 및 드레인 전극을 구비하되, 상기 전극들 중의 하나는 투명 전극 물질로 이루어지고 다른 하나는 금속 물질로 이루어진 전계효과형 절연 게이트 박막 트랜지스터를 제공함으로써 달성된다.
또한, 상술한 목적은, 서로 격리된 소오스 전극 및 드레인 전극을 구비하되, 상기 전극들 중의 하나는 투명 전극 물질로 이루어지고, 다른 하나는 금속 물질과 투명 물질의 다층 구조로 이루어진 전계효과 절연 게이트 박막 트랜지스터를 제공함으로써 달성된다.
본 발명의 다른 이점과 특징은 첨부된 도면과 결합하여 상세히 설명하며, 동일 또는 유사 부분에 대하여 동일 번호를 사용하였다.
도 1 은 종래의 박막 트랜지스터의 단면도.
도 2 는 종래의 다른 박막 트랜지스터의 단면도.
도 3 은 본 발명에 의한 제 1 실시예의 단면도.
도 4 는 제 2 실시예의 단면도.
도 5a, 5b, 5c, 5d 는 본 발명의 박막 트랜지스터 제조 방법의 제 3 실시예를 나타내는 제조 순서의 단면도.
도 6a, 6b, 6c, 6d 는 본 발명의 박막 트랜지스터 제조 방법의 제 4 실시예를 나타내는 제조 순서의 단면도.
도 7a, 7b, 7c, 7d, 7e 는 본 발명의 박막 트랜지스터 제조 방법의 제 5 실시예를 나타내는 제조 순서의 단면도.
도 8a, 8b, 8c, 8d, 8e 는 본 발명의 박막 트랜지스터 제조 방법의 제 6 실시예를 나타내는 제조 순서의 단면도.
도 9a, 9b, 9c, 9d, 9e 는 본 발명의 박막 트랜지스터 제조 방법의 제 7 실시예를 나타내는 제조 순서의 단면도.
도 10a, 10b, 10c, 10d, 10e 는 본 발명의 박막 트랜지스터 제조 방법의 제 8 실시예를 나타내는 제조 순서의 단면도.
도 11 은 TFT-LCD 디스플레이 패널의 구조를 나타내는 도면.
도 12 는 TFT-LCD 유닛 시스템의 회로도.
도 13 은 칼라 투명 TFT-LCD 디스플레이의 사시도.
도 14 는 반사 TFT-LCD 구조의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 절연 기판 2 : 투명 도전막
3 : 금속막 4 : 반도체 막
5 : 게이트 절연막 6 : 게이트 금속막
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 발명의 원리를 설명한다. 도 3 은 본 발명에 의한 박막 트랜지스터의 단면도이다.
도 3을 참조하면, 소오스/드레인 투명 도전막 (2) 은 화소 전극과 함께 형성되고 소오스/드레인 금속막 (3) 은 절연 기판 (1) 상에 배치된 신호 배선과 함께 형성된다. 반도체 막 (4), 게이트 절연막 (5) 과 게이트 금속막 (6) 으로 구성된 다층막은 다층막의 양쪽 에지에 각각 중첩된 투명 도전막 (2) 과 금속막 (3) 상에 형성된다.
도 3 에 도시된 본 발명의 박막 트랜지스터의 동작을 종래의 박막 트랜지스터 구조를 나타내는 도 1 과 도 2 와 비교하여 설명한다.
도 1 과 도 2 에 도시된 박막 트랜지스터는 투명 전극 물질을 사용하여 소오스/드레인 전극이 형성된 박막 트랜지스터에 기초하고, 불순물 가스 환경에서 소오스/드레인 영역이 방출 ITO, 투명 전극 물질을 방출함으로써 형성된 박막 트랜지스터 제조 방법에 기초한다. 상기 구조와 방법은 일본 특개소 62-81064 에 기재되어 있다.
본 발명의 발명자는 박막 트랜지스터의 소오스/드레인 전극 위에 불순물 가스 (즉, 아르곤 가스와 포스핀의 혼합물) 를 방출함으로써 박막 트랜지스터의 오옴 특성을 증가시킬 수 있음을 실험을 통해 발견하였다. 본 발명에 의한 박막 트랜지스터의 원리는 실험 결과에 기초한다.
결과적으로 발명자는 ITO (도 1 과 도 2 의 투명 도전막 (2)) 을 제외한 금속 물질이 박막 트랜지스터의 소오스/드레인 전극으로 사용될 수 있음을 발견하였다.
즉, 본 발명은 상기의 지식에 기초한다. 도 3 의 박막 트랜지스터에 도시된 바와 같이, 투명 도전막 (2) 은 투명성을 필요로 하는 화소측의 소오스/드레인 전극으로 사용될 수 있고, 금속막 (3) 은 낮은 저항률을 필요로 하는 신호 배선측의 소오스/드레인 전극으로 사용될 수 있다.
도 4 는 본 발명의 원리를 설명하기 위하여 본 발명의 박막 트랜지스터의 다른 구조를 나타낸다.
도 4 의 박막 트랜지스터 구조를 참조하면, 소오스/드레인 전극으로서 금속 물질을 사용한 결과, 투명성을 필요로 하는 화소측의 소오스/드레인 전극용으로 투명 도전막 (2) 을 사용할 수 있고 저저항률을 필요로 하는 신호 배선측의 소오스/드레인 전극용으로 투명 도전막 (2) 과 금속막 (3) 의 다층 (2층) 구조를 사용할 수 있다.
또한, 본 발명에 의하면, 박막 트랜지스터의 바람직한 제조 방법이 실현되고, 저저항률을 필요로 하는 신호 배선의 소오스/드레인 영역은 투명 도전막 (2) (도 7e) 의 상부상의 금속막 (3) 으로 구성된 저저항 다층 (2층) 막을 구비한다.
더욱이, 본 발명에 의한 박막 트랜지스터의 제조 방법에 의하면, 저저항률을 필요로 하는 신호 배선측의 소오스/드레인 영역은 투명 도전막 (2) (도 10e) 의 상부상의 금속막 (3) 으로 구성된 저저항 다층 (2층) 막을 구비한다.
제 1 실시예
도 3을 참조하여 본 발명의 제 1 실시예의 박막 트랜지스터를 설명한다. 도 3 의 절연 기판 (1) 은 유리 기판 또는 주표면상에 증착된 실리콘 질화물막 또는 실리콘 이상화물막을 갖는 유리 기판으로부터 제조된다. 투명 도전막 (2) 은 ITO 박막을 패터닝함으로서 제조된다.
금속막 (3) 은 패터닝된 크롬 또는 알루미늄 박막으로부터 제조된다. 반도체 막 (4), 게이트 절연막 (5) 및 게이트 금속막 (6) 으로 이루어진 다층막은 수소 비정질 실리콘막상에 질화물막을 증착하고 질화물막상에 크롬 또는 알루미늄 박막을 증착함으로서 제조된다.
도 3 의 박막 트랜지스터는 상술한 증착 공정에 의해 형성된 다층막을 패터닝함으로서 제조된다.
제 2 실시예
도 4 는 본 발명의 제 2 실시예의 박막 트랜지스터 구조를 나타낸다. 도 4 를 참조하면, 도 4 의 절연 기판 (1) 은 유리 기판, 또는 주표면상에 증착된 실리콘 질화물막 또는 실리콘 이산화물막을 갖는 유리 기판으로부터 제조된다. 투명 도전막 (2) 은 ITO 박막을 패터닝함으로서 용이하게 제조된다. 금속막 (3) 은 크롬 또는 알루미늄 박막을 패터닝함으로서 제조된다.
반도체 막 (4), 게이트 절연막 (5) 및 게이트 금속막 (6) 으로 이루어진 다층막은 수소 비정질 실리콘막상에 실리콘 질화물막을 증착하고 실리콘 질화물막상에 크롬 또는 알루미늄 박막을 증착함으로서 제조된다.
도 4 의 트랜지스터는 상기 증착법에 의해 형성된 다층막을 패터닝함으로서 제조된다.
제 3 실시예
도 5a, 5b, 5c, 5d 는 본 발명에 의한 박막 트랜지스터 제조 방법의 제 1 실시예의 제조 단계를 나타낸다. 본 발명의 실시예는 도 5a, 5b, 5c, 5d를 참조하여 제조 순서를 설명한다.
예를 들어, Nippon Electric Glass Corpration 에 의해 제조된 OA-2, Corning Glass Works 에 의해 제조된 코닝 7059 유리, 또는 CVD 법 또는 진공 증착 법에 의해 실리콘 이산화물막 또는 실리콘 질화물막이 수십 나노미터 내지 수 마이크로미터의 두께로 증착된 유리가 절연 기판으로서 사용될 수 있다.
다음으로, 수십 나노미터 내지 수백 나노미터의 두께로 크롬 또는 알루미늄 박막을 진공 증착법에 의해 기판상에 증착한다. 포토레지스트 공정과 에칭 공정을 통해 상기 막을 패터닝하여 도 5a 에 도시된 금속막 (3)을 형성한다.
다음의 단계는 불순물 가스를 방출한다. 0.5% 포스핀과 혼합된 아르곤 가스가 불순물 가스로서 사용되고, 불순물 가스는 수백 sccm 과 수천 sccm (예를 들어 1000 sccm) 사이의 기류로 플라즈마 CVD 장비로 흘러 들어간다. 압력은 수십 pa 와 수백 pa 사이 (예를 들어 100 pa) 이다. 방출 전력은 수십 mW/cm²(예를 들어 20 mW/cm²) 이다. 온도는 150°C 내지 350°C 가 바람직하다 (250°C 가 사용된다). 이 상태를 도 5b 에 나타내었다.
금속 전극 (3) 위에 불순물 가스를 방출하는 것은 금속막 (3) 상에 얇은 불순물 물질 (즉, 인) 을 증착하기 위한 것이다. 결과적으로, 수소 비정질 실리콘막을 증착하는 다음의 공정이 수행되면, 얇은 불순물 물질의 원자는 수소 비정질 실리콘막으로 도핑되어 n+영역 (즉, 소오스 및 드레인 영역) 이 형성된다. n+영역이 수소 비정질 실리콘막과 금속 전극 (3) 사이에 형성되므로, 수소 비정질 실리콘막과 금속 전극 (3) 사이의 접촉은 이상적인 오옴 특성을 가질 수 있다. 더욱이, n+영역은 정공 전류에 대한 블로킹 층으로서 동작하므로, 본 발명에 의한 트랜지스터의 게이트가 네가티브 바이어스될 때 정공 전류에 의한 소오스와 드레인 사이의 누설 전류는 감소될 수 있다.
플라즈마 CVD 장비는 수소 비정질 실리콘막과 실리콘 질화물막을 형성하는데 사용된다. 반도체막 (4) 에 대응하는 수소 비정질 실리콘막은 실란형 가스 환경에서 방출되므로써 형성된다. 더욱이, 게이트 절연막 (5) 에 대응하는 실리콘 질화물막은 수소 비정질 실리콘 및 실리콘 질화물막을 형성하는 것과 동일한 방법으로 실란, 암모니아, 수소 등의 혼합 가스 환경에서 방출됨므로서 형성된다.
게이트 금속막 (6) 은 진공 증착법에 의해 박막상에 수십 나노미터 내지 수백 나노미터의 두께로 크롬 또는 알루미늄을 증착함으로서 형성된다. 도 5c 에 도시된 구조는 이 방법으로 형성된다.
반도체 막 (4), 게이트 절연막 (5) 및 게이트 금속막 (6) 으로 구성된 다층막은 일반적인 포토레지스트와 에칭 공정을 사용하여 패터닝된다. 상이한 물질을 구비하는 다층 박막을 에칭해야 하므로, 건식 에칭과 습식 에칭을 조합하고 건식 에칭 공정동안 에칭 가스를 교환한다. 도 5d 에 도시된 박막 트랜지스터가 이 방법으로 제조된다.
제 4 실시예
도 6a, 6b, 6c, 6d 는 본 발명에 의한 박막 트랜지스터 제조 방법의 제 4 실시예의 제조 순서를 나타낸다. 본 발명의 실시예는 도 6a, 6b, 6c, 6d를 참조하여 제조 순서를 설명한다.
예를 들어, Nippon Electric Glass Corporationn 에 의해 제조된 OA-2, Korning Corporation 에 의해 제조된 7059 유리, 또는 CVD 법 또는 진공 증착법에 의해 실리콘 이산화물막 또는 실리콘 질화물막이 수십 나노미터 내지 수 마이크로미터의 두께로 증착된 유리가 절연 기판으로서 사용될 수 있다.
다음으로, 수십 나노미터 내지 수백 나노미터의 두께로 크롬 또는 알루미늄 박막을 진공 증착법에 의해 기판상에 증착한다. 일반적인 포토레지스트 공정과 에칭 공정을 통해 상기 막을 패터닝하여 금속막 (3) 을 형성한다. 그후, 스퍼터링법 등의 진공 증착법에 의해 수십 나노미터 내지 수백 나노미터의 두께로 ITO 박막을 증착한다. 투명 도전막 (전극) (2) 은 일반적인 포토레지스트와 에칭 공정에 의해 ITO 막을 패터닝함으로서 형성된다. 그 구조는 도 6a 에 나타내었다.
다음의 단계는 금속 전극 (3) 과 투명 도전 전극 (2) 위에 불순물 가스를 방출한다. 0.5% 포스핀과 혼합된 아르곤 가스는 불순물 가스로서 사용되고, 불순물 가스는 수백 sccm 과 수청 sccm (예를 들어 1000 sccm) 사이의 기류로 플라즈마 CVD 장비로 흘러 들어간다. 압력은 수십 pa 와 수백 pa 사이이다 (예를 들어 100 pa). 방출 전력은 수십 mW/cm²(예를 들어 20 mW/cm²) 이다. 온도는 150°C 내지 350°C 가 바람직하다 (250°C 가 사용된다). 이 상태를 도 6b 에 나타내었다.
금속 전극 (3) 과 투명 도전 전극 (2) 위에 불순물 가스를 방출하는 것은 금속막 (3) 과 투명 도전막 (2) 상에 얇은 불순물 물질 (즉, 인) 을 증착하기 위한 것이다. 결과적으로, 수소 비정질 실리콘막을 증착하는 다음의 공정이 수행되면, 얇은 불순물 물질의 원자는 수소 비정질 실리콘막으로 도핑되어 n+영역 (즉, 소오스 및 드레인 영역) 이 형성된다. n+영역이 수소 비정질 실리콘막과 금속 전극 (3) 사이와 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이에 형성되므로, 수소 비정질 실리콘막과 금속 전극 (3) 사이의 접촉과 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이의 접촉은 이상적인 오옴 특성을 가질 수 있다. 더욱이, n+영역은 정공 전류에 대한 블로킹 층으로서 동작하므로, 본 발명에 의한 트랜지스터의 게이트가 네가티브 바이어스될 때 정공 전류에 의한 소오스와 드레인 사이의 누설 전류는 감소될 수 있다.
플라즈마 CVD 장비는 수소 비정질 실리콘막과 실리콘 질화물막을 형성하는데 사용된다. 반도체막 (4) 에 대응하는 수소 비정질 실리콘막은 실란형 가스 환경에서 방출되므로써 형성된다. 더욱이, 게이트 절연막 (5) 에 대응하는 실리콘 질화물막은 수소 비정질 실리콘 및 실리콘 질화물막을 형성하는 것과 동일한 방법으로 실란, 암모니아, 수소 등의 혼합 가스 환경에서 방출되므로써 형성된다.
게이트 금속막 (6) 은 진공 증착법에 의해 박막상에 수십 나노미터 내지 수백 나노미터의 두께로 크롬 또는 알루미늄을 증착함으로서 형성된다. 도 6c 에 도시된 구조가 이 방법으로 형성된다.
반도체 막 (4), 게이트 절연막 (5) 및 게이트 금속막 (6) 으로 구성된 다층막은 일반적인 포토레지스트와 에칭 공정을 사용하여 패터닝된다. 상이한 물질을 구비하는 다층 박막을 에칭해야 하므로, 건식 에칭과 습식 에칭을 조합하고 건식 에칭 공정이 수행되는 동안 에칭 가스를 교환한다. 도 6d 에 도시된 박막 트랜지스터가 이 방법으로 제조된다.
제 5 실시예
도 7a, 7b, 7c, 7d, 7e 는 본 발명에 의한 박막 트랜지스터 제조 방법의 제 5 실시예의 제조 순서를 나타낸다. 본 발명의 실시예는 도 7a, 7b, 7c, 7d, 7e를 참조하여 제조 순서를 설명한다.
예를 들어, Nippon Electric Glass Corporation 에 의해 제조된 OA-2, Korning Corporation 에 의해 제조된 7059 유리, 또는 CVD 법 또는 진공 증착법에 의해 실리콘 이산화물막 또는 실리콘 질화물막이 수십 나노미터 내지 수 마이크로미터의 두께로 증착된 유리가 절연 기판으로서 사용될 수 있다.
수십 나노미터 내지 수백 나노미터의 두께로 ITO 박막 및 크롬 또는 알루미늄 박막을 순서대로 스퍼터링 등의 진공 증착법으로 증착한다. 일반적인 포토레지스트 공정과 에칭 공정을 통해 상기 다층막을 패터닝하여 도 7a 에 도시된 구조를 형성한다. 도 7a 는 투명 도전막 (2) 과 금속막 (3) 이 절연 기판상에 스택되고 패터닝된 구조를 나타낸다.
다음으로, 원하는 다층막은 일반적인 포토레지스트법을 사용하여 포토레지스트로 피복되고 노출된 금속막 (3) 은 에칭법에 의해 제거된다. 에칭법에 있어서, 절연 기판 (1) 과 투명 도전막 (2) 이 에칭되기 어려운 금속 습식 에칭법과 금속건식 에칭법을 사용할 수 있다. 그러므로, 도 7b 에 도시된 구조를 얻을 수 있다. 도 7b 는 절연 기판 (1) 상에 배치된 투명 도전막 (2) 상의 화소측의 금속막 (3) 이 에칭에 의해 제거된 것을 나타낸다.
일반적인 포토레지스트의 제거와 세정 공정의 다음 단계는 금속 전극 (3) 과 투명 도전 전극 (2) 위에 불순물 가스를 방출하는 것이다. 0.5% 포스핀과 혼합된 아르곤 가스가 불순물 가스로서 사용되고, 불순물 가스는 수백 sccm 내지 수천 sccm (예를 들어 1000 sccm) 의 기류로 플라즈마 CVD 장비로 흐른다. 압력은 수십 pa 내지 수백 pa 이다 (예를 들어 100 pa). 방출 전력은 수십 mW/cm²(예를 들어 20 mW/cm²) 이다. 온도는 150 내지 350°C 가 바람직하다 (250°C 가 사용됨). 이 상태를 도 7c 에 나타내었다.
금속 전극 (3) 과 투명 도전 전극 (2) 위에 불순물 가스를 방출하는 것은 금속막 (3) 과 투명 도전 전극 (2) 상에 얇은 불순물 물질 (즉, 인) 을 증착하기 위한 것이다. 결과적으로, 다음의 공정인 수소 비정질 실리콘막을 증착하는 공정이 수행되면, 얇은 불순물 물질의 원자는 수소 비정질 실리콘막으로 도핑되어 n+영역 (즉, 소오스 및 드레인 영역) 이 형성된다. n+영역이 수소 비정질 실리콘막과 금속 전극 (3) 사이와 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이에 형성되므로, 수소 비정질 실리콘막과 금속 전극 (3) 사이의 접촉과 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이의 접촉은 이상적인 오옴 특성을 가질 수 있다. 더욱이, n+영역은 정공 정류에 대한 블로킹 층으로서 동작하므로, 본 발명에 의한 트랜지스터의 게이트가 네가티브 바이어스될 때 정공 전류에 의한 소오스와 드레인 사이의 누설 전류는 감소될 수 있다.
더욱이, 플라즈마 CVD 장비는 수소 비정질 실리콘막과 실리콘 질화물막을 형성하는데 사용된다. 반도체막 (4) 에 대응하는 수소 비정질 실리콘막은 실란형 가스 환경에서 방출됨으로써 형성된다. 더욱이, 게이트 절연막 (5) 에 대응하는 실리콘 질화물막은 수소 비정질 실리콘 및 실리콘 질화물막을 형성하는 것과 동일한 방법으로 실란, 암모니아, 수소 등의 혼합 가스 환경에서 방출되므로써 형성된다.
게이트 금속막 (6) 은 진공 증착법에 의해 박막상에 수십 나노미터 내지 수백 나노미터의 두께로 크롬 또는 알루미늄을 증착함으로서 형성된다. 도 7d 에 도시된 구조가 이 방법으로 형성된다.
반도체 막 (4), 게이트 절연막 (5) 및 게이트 금속막 (6) 으로 구성된 다층막은 일반적인 포토레지스트와 에칭 공정을 사용하여 페터닝된다. 상이한 물질을 구비하는 다층 박막을 에칭해야 하므로, 건식 에칭과 습식 에칭을 조합하고 건식 에칭 공정동안 에칭 가스를 교환한다. 도 7e 에 도시된 박막 트랜지스터가 이 방법으로 제조된다.
제 6 실시예
도 8a, 8b, 8c, 8d, 8e 는 본 발명에 의한 박막 트랜지스터 제조 방법의 제 6 실시예의 제조 순서를 나타낸다. 본 발명의 실시예는 도 8a, 8b, 8c, 8d, 8e 를 참조하여 제조 순서를 설명한다.
예를 들어, Nippon Electric Glass Corporation 에 의해 제조된 OA-2, Corning Glass Works 에 의해 제조된 코닝 7059 유리, 또는 CVD 법 또는 진공 증착법에 의해 실리콘 이산화물막 또는 실리콘 질화물막이 수십 나노미터 내지 수마이크로미터의 두께로 증착된 유리가 절연 기판으로서 사용될 수 있다.
ITO 박막을 수십 나노미터 내지 수백 나노미터의 두께로 스퍼터링 등의 진공 증착법으로 증착한다. 일반적인 포토레지스트와 에칭법을 사용하여 ITO 막을 패터닝함으로서 투명 도전막 (2) 이 형성된다. 그 구조를 도 8a 에 나타내었다.
다음으로, 전기 도금등의 자기 선택법 (self selective method) 을 사용하여 원하는 ITO 패턴상에만 금속막 (3) 이 증착된다. 그러므로, 도 8b 에 도시된 구조가 형성된다.
다음의 단계인 세정 공정은 금속 전극 (3) 과 투명 도전 전극 (2) 상에 불순물 가스를 방출한다. 0.5% 포스핀과 혼합된 아르곤 가스가 불순물 가스로서 사용되고, 불순물 가스는 수백 sccm 내지 수천 sccm (예를 들어 1000 sccm) 의 기류로 플라즈마 CVD 장비로 흐른다. 압력은 수십 pa 내지 수백 pa 이다 (예를 들어 100 pa). 방출 전력은 수십 mW/cm²(예를 들어 20 mW/cm²) 이다. 온도는 150 내지 350°C 가 바람직하다 (250°C 가 사용됨). 이 상태를 도 8c 에 나타내었다.
금속 전극 (3) 과 투명 도전 전극 (2) 위에 불순물 가스를 방출하는 것은 금속막 (3) 과 투명 도전 전극 (2) 상에 얇은 불순물 물질 (즉, 인) 을 증착하기 위한 것이다. 결과적으로, 다음의 공정인 수소 비정질 실리콘막을 증착하는 공정이 수행되면, 얇은 불순물 물질의 원자는 수소 비정질 실리콘막으로 도핑되어 n+영역 (즉, 소오스 및 드레인 영역) 이 형성된다. n+영역이 수소 비정질 실리콘막과 금속 전극 (3) 사이와 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이에 형성되므로, 수소 비정질 실리콘막과 금속 전극 (3) 사이의 접촉과 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이의 접촉은 이상적인 오옴 특성을 가질 수 있다. 더욱이, n+영역은 정공 전류에 대한 블로킹 층으로서 동작하므로, 본 발명에 의한 트랜지스터의 게이트가 네가티브 바이어스될 때 정공 전류에 의한 소오스와 드레인 사이의 누설 전류는 감소될 수 있다.
플라즈마 CVD 장비는 수소 비정질 실리콘막과 실리콘 질화물막을 형성하는데 사용된다. 반도체막 (4) 에 대응하는 수소 비정질 실리콘막은 실란형 가스 환경에서 방출되므로써 형성된다. 더욱이, 게이트 절연막 (5) 에 대응하는 실리콘 질화물막은 수소 비정질 실리콘 및 실리콘 질화물막을 형성하는 것과 동일한 방법으로 실란, 암모니아, 수소 등의 혼합 가스 환경에서 방출되므로써 형성된다. 게이트 금속막 (6) 은 진공 증착법에 의해 박막상에 수십 나노미터 내지 수백 나노미터의 두께로 크롬 또는 알루미늄을 증착함으로서 형성된다. 도 8b 에 도시된 구조가 이 방법으로 형성된다.
반도체 막 (4), 게이트 절연막 (5) 및 게이트 금속막 (6) 으로 구성된 다층막은 일반적인 포토레지스트와 에칭 공정을 사용하여 패터닝된다. 상이한 물질을 구비하는 다층 박막을 에칭해야 하므로, 건식 에칭과 습식 에칭을 조합하고 건식 에칭 공정동안 에칭 가스를 교환한다. 도 8e 에 도시된 박막 트랜지스터가 이 방법으로 제조된다.
제 7 실시예
도 9a, 9b, 9c, 9d, 9e 는 본 발명에 의한 박막 트랜지스터 제조 방법의 제 7 실시예의 제조 순서를 나타낸다. 본 발명의 실시예는 도 9a, 9b, 9c, 9d, 9e 를 참조하여 제조 순서를 설명한다.
예를 들어, Nippon Electric Glass Corporation 에 의해 제조된 OA-2, Corning Glass Works 에 의해 제조된 코닝 7059 유리, 또는 CVD 법 또는 진공 증착법에 의해 실리콘 이산화물막 또는 실리콘 질화물막이 수십 나노미터 내지 수마이크로미터의 두께로 증착된 유리가 절연 기판으로서 사용될 수 있다.
다음으로, ITO 박막과 크롬 또는 알루미늄 박막을 수십 나노미터 내지 수백 나노미터의 두께로 스퍼터링 등의 진공 증착법으로 증착한다. 일반적인 포토레지스트와 에칭법을 사용하여 다층막을 패터닝함으로서 도 9a 에 도시된 구조를 형성한다. 상기의 에칭에 있어서, 금속막 (3) 패턴은 투명 도전막 (2) 보다 작은 0.1 마이크로미터 내지 수 마이크로미터로 오버에칭된다. 박막의 오옴 특성은 상기 제조 방법에 의해 개선된다.
다음으로, 일반적인 포토레지스트법을 사용하여 원하는 다층막을 포토레지스트 (8) 로 피복하고 노출된 금속막 (3) 은 에칭법에 의해 제거된다. 상기 에칭법에 있어서, 절연 기판 (1) 과 투명 도전막 (2) 이 에칭되기 어려운 금속 습식 에칭과 건식 에칭법을 사용하는 것이 가능하다. 그러므로, 도 9b 에 도시된 구조를 얻을 수 있다.
일반적인 포토레지스트 제거와 세정 공정의 다음 단계는 금속 전극 (3) 과 투명 도전 전극 (2) 상에 불순물 가스 환경을 방출한다. 0.5% 포스핀으로 혼합된 아르곤 가스가 불순물 가스로서 사용되고, 불순물 가스는 수백 sccm 내지 수천 sccm (예를 들어 1000 sccm) 의 기류로 플라즈마 CVD 장비로 흐른다. 압력은 수십 pa 내지 수백 pa 이다 (예를 들어 100 pa). 방출 전력은 수십 mW/cm²(예를 들어 20 mW/cm²) 이다. 온도는 150 내지 350°C 가 바람직하다 (250°C 가 사용됨). 이 상태를 도 9c 에 나타내었다.
금속 전극 (3) 과 투명 도전 전극 (2) 위에 불순물 가스를 방출하는 것은 금속막 (3) 과 투명 도전 전극 (2) 위에 불순물 가스를 방출하는 것은 금속막 (3) 과 투명 도전 전극 (2) 상에 얇은 불순물 물질 (즉, 인)을 증착하기 위한 것이다. 결과적으로, 다음의 공정인 수소 비정질 실리콘막을 증착하는 공정이 수소 비정질 실리콘막을 증착하는 공정이 수행되면, 얇은 불순물 물질의 원자는 수소 비정질 실리콘막으로 도핑되어 n+영역 (즉, 소오스 및 드레인 영역) 이 형성된다. n+영역이 수소 비정질 실리콘막과 금속 전극 (3) 사이와 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이에 형성되므로, 수소 비정질 실리콘막과 금속 전극 (3) 사이의 접촉과 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이의 접촉은 이상적인 오옴 특성을 가질 수 있다. 더욱이, n+영역은 정공 전류에 대한 블로킹 층으로서 동작하므로, 본 발명에 의한 트랜지스터의 게이트가 네가티브 바이어스될 때 정공 전류에 의한 소오스와 드레인 사이의 누설 전류는 감소될 수 있다.
더욱이, 플라즈마 CVD 장비는 수소 비정질 실리콘막과 실리콘 질화물막을 형성하는데 사용된다. 반도체막 (4) 에 대응하는 수소 비정질 실리콘막은 실란형 가스 환경에서 방출됨으로서 형성된다. 더욱이, 게이트 절연막 (5) 에 대응하는 실리콘 질화물막은 수소 비정질 실리콘 및 실리콘 질화물막을 형성하는 것과 동일한 방법으로 실란, 암모니아, 수소 등의 혼합 가스 환경에서 방출됨으로써 형성된다.
게이트 금속막 (6) 은 진공 증착법에 의해 박막상에 수십 나노미터 내지 수백 나노미터의 두께로 크롬 또는 알루미늄을 증착함으로서 형성된다. 도 9d 에 도시된 구조가 이 방법으로 형성된다.
반도체 막 (4), 게이트 절연막 (5) 및 게이트 금속막 (6) 으로 구성된 다층막은 일반적인 포토레지스트와 에칭 공정을 사용하여 패터닝된다. 상이한 물질을 구비하는 다층 박막을 에칭해야 하므로, 건식 에칭과 습식 에칭을 조합하고 건식 에칭 공정동안 에칭 가스를 교환한다. 도 9e 에 도시된 박막 트랜지스터가 이 방법으로 제조된다.
제 8 실시예
도 10a, 10b, 10c, 10d, 10e 는 본 발명에 의한 박막 트랜지스터 제조 방법의 제 8 실시예의 제조 순서를 나타낸다. 본 발명의 실시예는 도 10a, 10b, 10c, 10d, 10e 를 참조하여 제조 순서를 설명한다.
예를 들어, Nippon Electric Glass Corporation 에 의해 제조된 OA-2, Corning Glass Works 에 의해 제조된 코닝 7059 유리, 또는 CVD 법 또는 진공 증착법에 의해 실리콘 이산화물막 또는 실리콘 질화물막이 수십 나노미터 내지 수 마이크로미터의 두께로 증착된 유리가 절연 기판으로서 사용될 수 있다.
다음으로, 크롬 및 알루미늄 박막과 ITO 박막을 수십 나노미터 내지 수백 나노미터의 두께로 스퍼터링 등의 진공 증착법으로 증착한다. 일반적인 포토레지스트와 에칭법을 사용하여 다층막을 패터닝함으로서 도 10a 의 구조를 얻을 수 있다.
도 10a 는 오버에칭된 투명 도전막 (2) 을 나타낸다. 투명 도전막 (2) 을 금속막 (3) 과 동일한 크기로 에칭할 수도 있다.
다음으로, 일반적인 포토레지스트법을 사용하여 원하는 다층막을 포토레지스트 (8) 로 피복하고, 노출된 투명 도전막 (2) 을 에칭으로 제거한다. 상기 에칭법에 있어서, 절연 기판 (1) 과 금속막 (3) 이 에칭되기 어려운 금속 습식 에칭 및 건식 에칭을 사용할 수 있다. 그러므로, 도 10b 에 도시된 구조를 얻을 수 있다.
일반적인 포토레지스트 제거와 세정 공정은 금속 전극 (3) 과 투명 도전 전극 (2) 상에 불순물 가스를 방출한다. 0.5% 포스핀과 혼합된 아르곤 가스가 불순물 가스로서 사용되고, 불순물 가스는 수백 sccm 내지 수천 sccm (예를 들어 1000 sccm) 의 기류로 플라즈마 CVD 장비로 흐른다. 압력은 수십 pa 내지 수백 pa 이다 (예를 들어 100 pa). 방출 전력은 수십 mW/cm²(예를 들어 20 mW/cm²) 이다. 온도는 150 내지 350°C 가 바람직하다 (250°C 가 사용됨). 이 상태를 도 10c 에 나타내었다.
금속 전극 (3) 과 투명 도전 전극 (2) 위에 불순물 가스를 방출하는 것은 금속막 (3) 과 투명 도전 전극 (2) 상에 얇은 불순물 물질 (즉, 인) 을 증착하기 위한 것이다. 결과적으로, 다음의 공정인 수소 비정질 실리콘막을 증착하는 공정이 수행되면, 얇은 불순물 물질의 원자는 수소 비정질 실리콘막으로 도핑되어 n+영역 (즉, 소오스 및 드레인 영역) 이 형성된다. n+영역이 수소 비정질 실리콘막과 금속 전극 (3) 사이와 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이에 형성되므로, 수소 비정질 실리콘막과 금속 전극 (3) 사이의 접촉과 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이의 접촉은 이상적인 오옴 특성을 가질 수 있다. 더욱이, n+영역은 정공 전류에 대한 블로킹 층으로서 동작하므로, 본 발명에 의한 트랜지스터의 게이트가 네가티브 바이어스될 때 정공 전류에 의한 소오스와 드레인 사이의 누설 전류는 감소될 수 있다.
더욱이, 플라즈마 CVD 장비는 수소 비정질 실리콘막과 실리콘 질화물막을 형성하는데 사용된다. 반도체막 (4) 에 대응하는 수소 비정질 실리콘막은 실란형 가스 환경에서 방출됨으로서 형성된다. 더욱이, 게이트 절연막 (5) 에 대응하는 실리콘 질화막은 수소 실리콘 및 실리콘 질화물막을 형성하는 것과 동일한 방법으로 실란, 암모니아, 수소 등의 혼합 가스 환경에서 방출됨으로서 형성된다.
게이트 금속막 (6) 은 진공 증착법에 의해 박막상에 수십 나노미터 내지 수백 나노미터의 두께로 크롬 또는 알루미늄을 증착함으로서 형성된다. 도 10D 에 도시된 구조가 이 방법으로 형성된다.
반도체 막 (4), 게이트 절연막 (5) 및 게이트 금속막 (6) 으로 구성된 다층막은 일반적인 포토레지스트와 에칭 공정을 사용하여 패터닝된다. 상이한 물질을 구비하는 다층 박막을 에칭해야 하므로, 건식 에칭과 습식 에칭을 조합하고 건식 에칭 공정동안 에칭 가스를 교환한다. 도 10e 에 도시된 박막 트랜지스터가 이 방법으로 제조된다.
상술한 실시예는 순방향 스태거형 박막 트랜지스터의 제조 방법만을 설명하였지만, 본 발명은 역방향 스태거형 박막 트랜지스터에 적용될 수 있다.
본 발명의 트랜지스터가 실제 액정 디스플레이에 적용될 때 차폐층 패턴, 부동화막, 접촉홀등이 박막 트랜지스터에 부가될 수 있다.
본 발명의 제조 방법을 실제 액정 디스플레이에 적용할 때 차폐층 패턴, 부동화막, 접촉홀 등의 제조 공정은 박막 트랜지스터 구조의 상기 제조 공정 전이나 후에 부가된다.
제 9 실시예
본 발명에 의한 제 1 내지 8 실시예에 서술된 구조 및 제조 방법에 기초한 모든 박막 트랜지스터를 실제 TFT-LCD 디스플레이 장치에 적용할 수 있다. 이하, 몇 가지 적용예를 설명한다.
도 11 은 TFT-LCD 디스플레이 패널의 부분의 구조를 나타낸다. 도 11 에 있어서, 예를 들어, 화소와 박막 트랜지스터 쌍이 TFT-LCD 디스플레이 패널상의 매트릭스에 배치된다. 화소는 전기적으로 캐패시턴스와 동일하다. 수직선은 TFT-LCD 패널에 데이터 신호를 공급하는 데이터선이고, 수평선은 입력 데이터 신호의 타이밍 펄스를 제공하는 게이트선이다. 게이트선의 하나가 액티브되면, 화소-박막 트랜지스터쌍의 대응하는 행의 데이터 신호는 박막 트랜지스터를 통해 화소에 전사되고 화소의 캐패시턴스에 기억된다.
도 12 는 TFT-LCD 시스템의 회로도이다. 비디오 신호, 동기 신호, 및 전원은 외부에서 공급된다. TFT-LCD 디스플레이 패널은 도 11 에 도시된 구조와 동일한 구조를 갖는다. 신호 제어기는 수평행의 신호 데이터를 데이터선 구동회로로 타이밍 펄스를 게이트선 구동 회로로 전사한다. 데이터선 구동 회로는 TFT-LCD 디스플레이 패널의 데이터선에 데이터 신호의 하나인 행을 공급하고, 게이트선 구동회로는 TFT-LCD 디스플레이 패널의 게이트선에 입력 타이밍 펄스를 공급한다.
도 13 은 칼라 투명 TFT-LCD 디스플레이의 부분 구조를 나타낸다. 칼라 투명 TFT-LCD 디스플레이는 녹 (G), 적 (R), 청 (B) 막으로 구성된 칼라 필터막을 갖는다. 칼라 필터의 레이아웃은 예를 들어 9 개의 사각 필터 소자 및 박막 트랜지스터와 화소의 대응하는 쌍을 나타내는 도 13 에 나타내었다. 화소는 도 3, 4, 6d, 7e, 8e, 9e, 10e 의 투명 도전막 (전극) (2) 에 대응한다. 광원 (도면표시생략) 으로부터 출력된 백색광은 유리 기판을 통해 화소로 향한다. TFT 가 액티브 상태가 되면, 광은 이 TFT 에 대응하는 액정의 부분을 통과한다. 이 방법으로, 관찰자는 상부 편향판을 통해 칼라 화상을 볼 수 있다.
도 14 는 칼라 반사 TFT-LCD 구조를 나타낸다. RGB 칼라 필터와 GH(Guest-Host) 액정 모드가 구조에 사용된다. 광 반사를 위한 화소 전극은 접촉홀을 통해 TFT (도 5d 에 도시된 트랜지스터) 의 소오스/드레인 전극과 접속된다. 입사광은 화소에 의해 반사되고 관찰자는 RGB 칼라 필터와 상부 유리 기판을 통해 칼라 화상을 볼 수 있다.
제 7 실시예에 도시된 바와 같이 (도 9a-9e), 금속막 (3) 패턴은 오버에칭되어 투명 도전막 (2) 보다 작고, 박막 트랜지스터의 오옴 특성은 개선된다.
더욱이, 상기의 실시예에서 설명한 바와 같이, 금속 전극 (3) 및/또는 투명 도전 전극 (2) 에 불순물 가스 환경을 방출함으로서, 수소 비정질 실리콘막과 금속 전극 (3) 사이의 접촉, 및/또는 수소 비정질 실리콘막과 투명 도전 전극 (2) 사이의 접촉은 이상적인 오옴 특성을 가질 수 있다. 더욱이, 트랜지스터의 게이트가 네가티브 바이어스되면, 소오스 및 드레인 사이의 누설 전류는 감소된다.
더욱이, 본 발명은 높은 개구 효율 및 낮은 저항 신호 배선을 갖는 TFT-LCD (박막 트랜지스터 액정 디스플레이) 의 제조가 가능하고 규모가 크고 비용이 적은 TFT-LCD 를 얻는데 매우 효과적이다.
본 발명의 범위를 벗어나지 않는 한도내에서 본 발명의 다른 실시예가 가능하며, 본 발명이 특정 실시예에만 한정되는 것은 아니다.
Claims (36)
- 제 1, 제 2, 제 3, 제 4 및 제 5 영역; 및상기 제 3 영역에 소정의 전압이 인가될 때 상기 제 1 영역과 상기 제 2 영역사이의 상기 제 5 영역을 통해 발생되는 전류 흐름 경로를 구비하되,상기 제 1 영역은 투명 도전 물질로 이루어지고 상기 제 5 영역에 접속되며,상기 제 2 영역은 불투명 도전 물질로 이루어지고 상기 제 5 영역에 접속되고,상기 제 3 영역은 도전 물질로 이루어지고 상기 제 4 영역상에 증착되며,상기 제 4 영역은 절연 물질로 이루어지고 상기 제 5 영역상에 증착되고,상기 제 5 영역은 반도체 물질로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 제 3 영역은 게이트이고, 상기 제 1 영역은 소오스이고, 상기 제 2 영역은 드레인인 것을 특징으로 하는 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 제 3 영역은 게이트이고, 상기 제 1 영역은 드레인이고, 상기 제 2 영역은 소오스인 것을 특징으로 하는 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 투명 도전 물질은 투명 도전막인 것을 특징으로 하는 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 불투명 도전 물질은 금속막인 것을 특징으로 하는 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 전계효과 트랜지스터는 절연 기판상에 탑재되는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 투명 도전 물질은 ITO (indium-tin-oxide) 막인 것을 특징으로 하는 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 불투명 도전 물질은 크롬 또는 알루미늄인 것을 특징으로 하는 전계효과 트랜지스터.
- 제 6 항에 있어서,투명 도전 물질로 이루어진 제 6 영역을 더 구비하되,상기 제 6 영역은 상기 제 2 영역과 상기 절연 기판 사이에 접속되는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 6 항에 있어서,상기 절연 기판은 투명 물질로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 10 항에 있어서,상기 투명 물질은 유리로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 1, 제 2 및 제 3 금속 전극;반도체 영역;상기 제 3 금속 전극과 상기 반도체 영역 사이에 삽입된 절연 영역;상기 제 3 금속 전극에 소정의 전압이 인가될 때, 상기 제 1 금속 전극과 상기 제 2 금속 전극 사이의 상기 반도체 영역을 통해 발생되는 전류 흐름 경로를 구비하는 전계효과 트랜지스터로서, 상기 전계효과 트랜지스터는,(a) 절연 기판상에 금속막을 형성하는 형성 단계;(b) 상기 금속막을 제 1 및 제 2 금속 전극으로 패터닝하는 제 1 패터닝 단계;(c) 상기 제 1 및 제 2 금속 전극위에 불순물 가스를 방출하는 방출 단계;(d) 상기 제 1 및 제 2 전극과 상기 절연 기판상에 비정질 실리콘막, 절연막 및 게이트 전극막의 순으로 증착하는 증착 단계; 및(e) 상기 비정질 실리콘막, 상기 절연막 및 상기 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 2 패터닝 단계를 이용하여 제조되는 것을 특징으로 하는 전계효과 트랜지스터.
- (a) 절연 기판상에 금속막을 형성하는 형성 단계;(b) 상기 금속막을 소오스 전극 및 드레인 전극으로 패터닝하는 패터닝 단계;(c) 상기 소오스 및 드레인 전극상에 불순물 가스를 방출하는 방출 단계;(d) 비정질 실리콘막, 절연막 및 게이트 전극막을 상기 순서대로 상기 소오스 및 드레인 전극 및 상기 절연 기판상에 증착하는 증착 단계; 및(e) 상기 비정질 실리콘막, 상기 절연막 및 상기 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 패터닝 단계를 구비하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- (a) 절연 기판상에 금속막을 형성하는 제 1 형성 단계;(b) 상기 금속막을 제 1 전극으로 패터닝하는 제 1 패터닝 단계;(c) 상기 절연 기판상에 투명 도전막을 형성하는 제 2 형성 단계;(d) 상기 투명 도전막을 제 2 전극으로 패터닝하는 제 2 패터닝 단계;(e) 상기 제 1 및 제 2 전극위에 불순물 가스를 방출하는 방출 단계;(f) 비정질 실리콘막, 절연막 및 게이트 전극막을 상기 순서대로 상기 제 1 및 제 2 전극 및 상기 절연 기판상에 증착하는 증착 단계; 및(g) 상기 비정질 실리콘막, 상기 절연막 및 상기 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 3 패터닝 단계를 구비하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- (a) 절연 기판상의 투명 전극막과 상기 투명 전극막상의 금속막을 구비하는 다층막을 형성하는 제 1 형성 단계;(b) 상기 다층막을 소오스 및 드레인 전극으로 패터닝하는 제 1 패터닝 단계;(c) 상기 소오스 및 드레인 전극 중 하나의 전극상에 있는 금속막을 제거함으로서 투명 전극을 형성하는 제 2 형성 단계;(d) 상기 다층막과 상기 투명 전극위에 불순물 가스를 방출하는 단계;(e) 비정질 실리콘막, 절연막, 및 게이트 전극막을 상기 순서대로 상기 다층막 및 상기 투명 전극상에 증착하는 증착 단계; 및(f) 상기 비정질 실리콘막, 상기 절연막 및 상기 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 2 패터닝 단계를 구비하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- (a) 절연 기판상에 투명 전극막을 형성하는 제 1 형성 단계;(b) 상기 투명 전극막을 투명 소오스 및 투명 드레인 전극으로 패터닝하는 제 1 패터닝 단계;(c) 상기 투명 소오스 및 투명 드레인 전극 중 하나의 전극상에 금속막을 부가하여 다층막을 형성하는 제 2 형성 단계;(d) 상기 다층막과 상기 투명 전극막 위에 불순물 가스를 방출하는 방출 단계;(e) 비정질 실리콘막, 절연막 및 게이트 전극막을 상기 다층막과 상기 투명 전극막상에 상기 순서대로 증착하는 증착 단계; 및(f) 상기 비정질 실리콘막, 상기 절연막 및 상기 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 2 패터닝 단계를 구비하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 15 항에 있어서,상기 제 1 패터닝 단계에서, 상기 소오스 및 드레인 전극의 금속 부분은 각각 상기 금속 부분을 오버에칭함으로서 얻어진 상기 소오스 및 드레인 전극의 투명 부분보다 작은 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- (a) 절연 기판상에 금속막과 상기 금속막상에 형성된 투명 전극막을 구비하는 다층막을 형성하는 제 1 형성 단계;(b) 상기 다층막을 소오스 및 드레인 전극으로 패터닝하는 제 1 패터닝 단계;(c) 상기 소오스 및 드레인 전극중의 하나의 전극상에 있는 상기 투명 전극을 제거함으로서 금속 전극을 형성하는 제 2 형성 단계;(d) 상기 다층막과 상기 금속 전극 위에 불순물 가스를 방출하는 단계;(e) 비정질 실리콘막, 절연막 및 게이트 전극막을 상기 순서대로 증착하는 증착 단계; 및(f) 상기 비정질 실리콘막, 상기 절연막 및 상기 게이트 전극막을 구비하는 다층막을 게이트 전극 패턴으로 패터닝하는 제 2 패터닝 단계를 구비하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 13 항에 있어서,상기 불순물 가스는 아르곤 가스와 포스핀의 혼합물인 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 19 항에 있어서,상기 아르곤 가스와 포스핀의 혼합물의 비는 대략 99.5%;0.5% 인 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 13 항에 있어서,상기 방출 단계에서, 방출은 아르곤 가스와 포스핀을 구비하는 불순물 가스가 수백 sccm 및 수천 sccm 사이의 기류, 수십 pa 및 수백 pa 사이의 압력과 수십 mW/cm2인 방출 전력, 150 내지 350℃ 사이의 온도인 플라즈마 CVD 장비에 흘러 들어가는 방법으로 수행되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 복수의 전계효과 트랜지스터들로서, 상기 각 트랜지스터의 게이트 전극은 게이트 선들 중의 하나에 접속되고 상기 각 트랜지스터의 소오스 또는 드레인 전극은 데이터 선들 중의 하나에 접속된 전계효과 트랜지스터;상기 복수의 전계효과 트랜지스터들, 상기 게이트 선들, 및 상기 데이터 선들이 배치된 투명 기판; 및상기 트랜지스터들 각각에 설치된 액정을 구비하는 것을 특징으로 하는 영상 디스플레이 장치.
- 제 22 항에 있어서,상기 게이트선을 통해 상기 복수의 전계효과 트랜지스터를 구동하는 수단;및상기 데이터선을 통해 상기 복수의 전계효과 트랜지스터를 구동하는 수단을 더 구비하는 것을 특징으로 하는 영상 디스플레이 장치.
- 제 22 항에 있어서,각각이 상기 액정에 대응하는 부분을 갖는 복수의 칼라 필터를 더 구비하는 것을 특징으로 하는 영상 디스플레이 장치.
- 제 22 항에 있어서,상기 절연 기판과 투명 도전 전극을 통해 발광하는 광원을 더 구비하는 것을 특징으로 하는 영상 디스플레이 장치.
- 제 9 항에 있어서,상기 제 2 영역은 상기 제 6 영역보다 작은 것을 특징으로 하는 전계효과 트랜지스터.
- 서로 격리된 소오스 및 드레인 전극을 구비하되,상기 전극 중의 한 전극은 투명 전극 물질로 이루어지고, 다른 전극은 금속 물질로 이루어지는 것을 특징으로 하는 전계효과 절연 게이트 박막 트랜지스터.
- 서로 격리된 소오스 전극 및 드레인 전극을 구비하되,상기 전극 중의 한 전극은 투명 전극 물질로 이루어지고, 다른 전극은 금속 물질과 투명 물질의 다층 구조로 이루어진 것을 특징으로 하는 전계효과 절연 게이트 박막 트랜지스터.
- 제 14 항에 있어서,상기 불순물 가스는 아르곤 가스와 포스핀의 혼합물인 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 15 항 또는 제 17 항에 있어서,상기 불순물 가스는 아르곤 가스와 포스핀의 혼합물인 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 16 항에 있어서,상기 불순물 가스는 아르곤 가스와 포스핀의 혼합물인 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 18 항에 있어서,상기 불순물 가스는 아르곤 가스와 포스핀의 혼합물인 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 14 항에 있어서,상기 방출 단계에서, 방출은 아르곤 가스와 포스핀을 구비하는 불순물 가스가 수백 sccm 및 수천 sccm 사이의 기류, 수십 pa 및 수백 pa 사이의 압력과 수십 mW/cm2인 방출 전력, 150 내지 350℃ 사이의 온도인 플라즈마 CVD 장비에 흘러 들어가는 방법으로 수행되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 15 항 또는 제 17 항에 있어서,상기 방출 단계에서, 방출은 아르곤 가스와 포스핀을 구비하는 불순물 가스가 수백 sccm 및 수천 sccm 사이의 기류, 수십 pa 및 수백 pa 사이의 압력과 수십 mW/cm2인 방출 전력, 150 내지 350℃ 사이의 온도인 플라즈마 CVD 장비에 흘러 들어가는 방법으로 수행되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 16 항에 있어서,상기 방출 단계에서, 방출은 아르곤 가스와 포스핀을 구비하는 불순물 가스가 수백 sccm 및 수천 sccm 사이의 기류, 수십 pa 및 수백 pa 사이의 압력과 수십 mW/cm2인 방출 전력, 150 내지 350℃ 사이의 온도인 플라즈마 CVD 장비에 흘러 들어가는 방법으로 수행되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 18 항에 있어서,상기 방출 단계에서, 방출은 아르곤 가스와 포스핀을 구비하는 불순물 가스가 수백 sccm 및 수천 sccm 사이의 기류, 수십 pa 및 수백 pa 사이의 압력과 수십 mW/cm2인 방출 전력, 150 내지 350℃ 사이의 온도인 플라즈마 CVD 장비에 흘러 들어가는 방법으로 수행되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
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