KR100256122B1 - Record control circuit per bit for synchronous memory device - Google Patents

Record control circuit per bit for synchronous memory device Download PDF

Info

Publication number
KR100256122B1
KR100256122B1 KR1019970026184A KR19970026184A KR100256122B1 KR 100256122 B1 KR100256122 B1 KR 100256122B1 KR 1019970026184 A KR1019970026184 A KR 1019970026184A KR 19970026184 A KR19970026184 A KR 19970026184A KR 100256122 B1 KR100256122 B1 KR 100256122B1
Authority
KR
South Korea
Prior art keywords
bit
register
mask
mask data
data input
Prior art date
Application number
KR1019970026184A
Other languages
Korean (ko)
Other versions
KR19990002550A (en
Inventor
문진석
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970026184A priority Critical patent/KR100256122B1/en
Publication of KR19990002550A publication Critical patent/KR19990002550A/en
Application granted granted Critical
Publication of KR100256122B1 publication Critical patent/KR100256122B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits

Abstract

PURPOSE: A circuit for controlling record by a bit of a synchronous memory device is provided to use a control data enabling a register to which a mask data is latched that the record operation by a bit is performed by receiving a mask data inputted to an input buffer when the record operation by a bit is performed. CONSTITUTION: The circuit includes the first and second registers(21,22), first and second switching portions(23,24) and a selection outputting portion(25). The first register sets a mask data to the first level when the early power is applied to the device. The second register sets a mask data to the second level when the early power is applied to the device. The first switching portion is controlled by a mask data inputted through a data inputting buffer and a controlling signal for loading a mask which is a control signal and switches an output of the first register. The second switching portion is controlled by a mask data inputted through a data inputting buffer and a controlling signal for loading a mask which is a control signal and switches an output of the first register. The selection outputting portion selectively outputs an output of the first and second switching portions by a signal for controlling record by a bit.

Description

동기식 메모리 소자의 비트별 기록 제어 회로Bit-by-bit write control circuit of synchronous memory device

본 발명은 동기식 그래픽 램에 사용되는 비트별 기록 동작(WPB)을 수행하기 위하여 로드 마스크 레지스터(Load Mask Register, LMR)에서 마스크 데이터를 래치하는 장치에 관련된 것이다.The present invention relates to an apparatus for latching mask data in a load mask register (LMR) to perform a bit-by-bit write operation (WPB) used in a synchronous graphics RAM.

일반적으로, 비트별 기록동작은 동기식 그래픽 램(Synchronous Graphic RAM) 또는 비디오 램(Video RAM)에서 픽셀 단위의 액세스를 위해 자주 사용되는 동작으로 이는 마스크 데이터로 바이트 또는 워드 중 해당 비트를 선택하는 단계와 마스크에 의해 선택된 비트에 데이터를 기록하는 단계로 수행된다. 로그 마스크 레지스터는 이러한 마스크에 의한 선택을 위한 구성이다.In general, the bit-by-bit recording operation is frequently used for pixel-by-pixel access in synchronous graphic RAM or video RAM, which includes selecting a corresponding bit among bytes or words as mask data. And writing the data to the bit selected by the mask. The log mask register is a configuration for selection by this mask.

도1은 종래의 비트별 기록 제어 회로도이고, 도2는 동작 타이밍도이다.1 is a conventional bit-by-bit write control circuit diagram, and FIG. 2 is an operation timing diagram.

도2에 도시된 동작 타이밍도를 참조하여 동작을 설명하면, 종래의 비트별 기록 동작은 데이터 입력 버퍼(DIN＿BUFF)의 마스크 데이터("로우"인 경우)가 도3의 싸이클(301)에서 동작된 도4의 lmr(104)신호에 의하여 노드(103)이 "로우"로 래치되고 비트별 기록을 위해서 역시 싸이클(301)에서 발생된 wpb(105)신호가 "하이"로 인에이블 될 때 노드1(106)의 노드는 "하이"가 됨에 따라 기록 싸이클(302)에서 입력되는 기록 데이터가 무시되어 싸이클(302)에서 발생되는 기록신호인 nw(109)가 인에이블되더라도 q(107), q＿b(108)이 활성화되지 않음에 따라 기록 동작이 일어나지 않게 된다.Referring to the operation timing diagram shown in FIG. 2, the conventional bit-by-bit write operation is performed by the mask data (when "low") of the data input buffer DIN_BUFF is operated in the cycle 301 of FIG. Node 1 is latched to " low " by lmr 104 signal in FIG. 4 and node 1 when signal wpb 105 generated in cycle 301 is also enabled " high " for bit-by-bit recording. As the node of the node 106 becomes " high ", even though nw 109, which is a recording signal generated in the cycle 302, is enabled because the recording data inputted from the recording cycle 302 is ignored, q (107), q＿b ( The recording operation will not occur as 108) is not activated.

그리고, 기록 동작이 끝난후 precharge 명령(303)이 입력되어 wpb신호(105)를 디스에이블시킴에 따라 노드1(106)의 상태는 다시 데이터 입력버퍼(DIN＿BUFF)의 입력을 받아 들일 수 있는 상태로 돌아간다.Then, after the write operation is finished, the precharge command 303 is input to disable the wpb signal 105, so that the state of the node 1 106 is again able to accept the input of the data input buffer DIN_BUFF. Go back.

싸이클(304)에서는 WPB동작이 발생하더라도 데이터 입력 버퍼에서의 마스크 데이터가 "하이"이기 때문에 lmr 신호(104)의 동작시 노드(103)이 "하이"로 래치됨에 따라 wpb신호(105)에 관계없이 노드1(106)은 "로우"로 되어 싸이클(305)에서 입력되는 기록 데이터를 받아 들일 수 있더 q(107)와 q＿b(108)이 활성화되고 역시 싸이클(305)에서 발생되는 nw신호(109)와 함께 기록동작을 수행할 수 있게 된다. LCR 레지스터(407)은 그래픽 램의 특별한 모드인 블록 기록 모드시 사용되는 것으로 기록 동작시 입력버퍼에서 입력되는 DQ의 역할을 대신하며 본 발명과는 관계가 없는 구성이다. 종래에는 위와 같이 WPB동작을 위한 마스크 데이터가 하나의 LMR레지스터에 래치됨에 따라 발생할 수 있었다.In the cycle 304, even when the WPB operation occurs, the mask data in the data input buffer is "high" so that the node 103 is latched "high" during the operation of the lmr signal 104, and thus the relationship with the wpb signal 105 is achieved. Node 1 106 is " low " without being able to accept the write data input from cycle 305, while nw signal 109 is generated at q 107 and qbb 108 and is also generated at cycle 305. The recording operation can be performed. The LCR register 407 is used in the block write mode, which is a special mode of the graphics RAM, and replaces the role of the DQ input from the input buffer during the write operation and is not related to the present invention. Conventionally, as described above, mask data for WPB operation may be latched in one LMR register.

따라서 본 발명의 목적은 비트별 기록 동작 수행시 입력 버퍼에 입력되는 마스크 데이타를 입력으로 받아들여 비트별 기록 동작을 수행하던 것을 마스크 데이타가 래치된 레지스터를 인에이블시키는 제어 데이타로 사용하도록 구현한 비트별 기록 제어회로를 제공하는데 있다.Accordingly, an object of the present invention is to implement a bit-by-bit write operation by using mask data input to the input buffer when performing a bit-by-bit write operation as an input of control data for enabling a register in which the mask data is latched. It is to provide a star recording control circuit.

제1도는 종래의 비트별 기록 제어 회로도.1 is a conventional bit-by-bit write control circuit diagram.

제2도는 제1도의 동작 타이밍도.2 is an operation timing diagram of FIG.

제3도는 본 발명의 일실시예에 의한 비트별 기록 제어 회로도.3 is a bit-by-bit write control circuit diagram according to an embodiment of the present invention.

제4도는 제3도의 동작 타이밍도.4 is an operation timing diagram of FIG.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

21 : 제1 레지스터 22 : 제2 레지스터21: first register 22: second register

23 : 제1 스위칭부 24 : 제2 스위칭부23: first switching unit 24: second switching unit

25 : 선택출력부25: Selective output unit

상기 목적을 달성하기 위한 본 발명의 구성은 데이터 입력버퍼를 통해 입력되는 마스크 데이터와 이를 레지스터에 로딩하는 마스크 로딩 제어신호에 의해 비트별 기록을 제어하는 동기식 메모리의 비트별 기록 제어장치에 있어서, 초기 전원인가시에 마스크 데이터를 제1레벨로 셋팅하는 제1 레지스터(21)와; 초기 전원인가시에 마스크 데이터를 제2레벨로 셋팅하는 제2 레지스터(22)와; 데이터 입력버퍼를 통해 입력되는 마스크데이터와, 제어신호인 마스크 로딩 제어신호에 의해 제어되어 상기 제1 레지스터의 출력을 스위칭하는 제1 스위칭부(23)와; 데이터 입력버퍼를 통해 입력되는 마스크데이터와, 제어신호인 마스크 로딩 제어신호에 의해 제어되어 상기 제1 레지스터의 출력을 스위칭하는 제2 스위칭부(24)와; 상기 제1 스위칭부 및 제2 스위칭부의 출력을 비트별 기록 제어신호에 의해 선택출력하는 선택출력부(25)로 구성되는 것을 특징으로한다.In accordance with another aspect of the present invention, a bit-by-bit write control apparatus of a synchronous memory for controlling bit-by-bit write by mask data input through a data input buffer and a mask loading control signal for loading the register into a register is used. A first register 21 for setting mask data to a first level when power is applied; A second register 22 for setting mask data to a second level upon initial power-up; A first switching unit 23 controlled by mask data input through a data input buffer and a mask loading control signal serving as a control signal to switch the output of the first register; A second switching unit 24 controlled by mask data input through a data input buffer and a mask loading control signal as a control signal to switch the output of the first register; And a selection output section 25 for selectively outputting the outputs of the first switching section and the second switching section by the bit-by-bit write control signal.

이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도3은 본 발명의 일실시예에 의한 비트별 기록 제어 회로도이고, 도4는 동작 타이밍도이다.3 is a bit-by-bit write control circuit diagram according to an embodiment of the present invention, and FIG. 4 is an operation timing diagram.

본 발명은 WPB 싸이클에서 데이터 입력 버퍼에서 입력되는 마스크 데이터가 단지 "하이" 및 "로우"로 래치되어 있는 두 개의 레지스터를 제어하는 역할로 변형되면서 동일한 동작을 수행하는 것이다. 즉 기존의 마스크 데이터 레지스터를 1개에서 복수개인 2개로 한다는 것이다. 또한 WPB 싸이클(301)에서 마스크 데이터가 데이터 입력버퍼에서 입력되는 것이 아니라 Wrup신호(209)에 의해서 전압인가시 이미 마스크 데이터가 노드(202)를 "하이"로, 노드(203)을 "로우"로 래치되어 있다. 이 상태에서 WPB 싸이클(301)과 데이터 입력 버퍼의 마스크 데이터가 "로우"로 입력될 경우 lmr신호(104)와 함께 노드(205)만 펄스 위상을 가진다. 데이터 입력 버퍼의 마스크 데이터(DQ)는 노드(208)을 "하이"로 만들어 노드(207)을 "로우"로 만들어 싸이클(301)에서 발생되는 wpb신호가 인에이블됨에따라 노드1의 위상을 "하이"로 만들어 기록 싸이클(302)에서 입력되는 데이터를 받아 들일 수 없게 되어 q(107)와 q＿b(108)이 활성화될 수 없기 때문에 nw(109, 기록 동작신호)가 인에이블되더라도 기록 동작은 일어나지 않는다. 그리고 precharge 명령(303)이 입력되면 wpb 신호(105)가 디스에이블되어 노드1의 노드(207, 206)에 관계없이 데이터 입력 버퍼의 내용을 받아 들일 수 있는 상태가 된다.The present invention performs the same operation while transforming the mask data input from the data input buffer in the WPB cycle to control only two registers latched as "high" and "low". In other words, the existing mask data register is one to two. Also, in the WPB cycle 301, the mask data is not inputted from the data input buffer, but when the voltage is applied by the Wrup signal 209, the mask data is "high" and the node 203 is "low". Latched. In this state, when the mask data of the WPB cycle 301 and the data input buffer is input "low", only the node 205 together with the lmr signal 104 has a pulse phase. The mask data DQ of the data input buffer makes node 208 "high " and node 207 " low " to change the phase of node1 as the wpb signal generated by cycle 301 is enabled. Since the data input from the recording cycle 302 cannot be accepted and q (107) and q_b (108) cannot be activated, the recording operation does not occur even if nw (109, the recording operation signal) is enabled. Do not. When the precharge command 303 is input, the wpb signal 105 is disabled, and the state of the data input buffer can be accepted regardless of the nodes 207 and 206 of the node 1.

싸이클(304)에서는 wpb 명령이 발생하더라도 데이터 입력 버퍼의 마스크 데이터가 "하이"이기 때문에 lmr신호(104)와 함께 노드(204)만이 펄스 위상을 가지고 노드(202)의 "하이"인 마스크데이터를 노드(207)로 전달하게 되고 노드(208)은 "로우"로 감에 따라서 노드(207)은 "하이"로 래치된다. 그러면 wpb신호(105)와 노드(206)의 신호에 관계없이 노드1의 위상이 "로우"로 되어 기록싸이클(305)에서 데이터 입력버퍼의 기록 입력시 q(107)와 q＿b(108)은 활성화되고 역시 싸이클(305)에서 인에이블되는 기록신호(nw, 109)와 함께 기록 동작을 수행할 수 있게 된다.In the cycle 304, even though the wpb command occurs, the mask data of the data input buffer is "high", so that only the node 204 together with the lmr signal 104 has the pulse phase and the mask data that is "high" of the node 202. Node 207 is latched "high" as node 208 goes "low". Then, regardless of the signal of the wpb signal 105 and the node 206, the phase of the node 1 is " low " so that q 107 and q ＿ b 108 are activated during the write input of the data input buffer in the write cycle 305. And the write signal nw and 109 enabled in the cycle 305 can be performed.

이상에서 설명한 바와 같이, 본 발명의 비트별 기록 제어 회로에 의하면, 비트별 기록 동작 수행시 입력 버퍼에 입력되는 마스크 데이타를 입력으로 받아들여 비트별 기록 동작을 수행하던 것을 마스크 데이타가 래치된 레지스터를 인에이블시키는 제어 데이타로 사용할 수 있는 효과가 있다.As described above, according to the bit-by-bit write control circuit of the present invention, when a bit-by-bit write operation is performed, the mask data input to the input buffer is received as an input to perform a bit-by-bit write operation. There is an effect that can be used as control data for enabling.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.

본 발명은 동기식 메모리 소자의 비트별 기록 제어 회로에 관한 것으로, 특히 비트별 기록(Write per bit : 이하 'WPB'라 함) 동작 수행시 입력 버퍼에 입력되는 마스크 데이타(Mask Data)를 입력으로 받아들여 WPB 동작을 수행하던 것을 마스크 데이타가 래치된 레지스터(Register)를 인에이블시키는 제어 데이타로 사용하도록 구현한 비트별 기록 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit-by-bit write control circuit of a synchronous memory device, and more particularly, receives mask data input to an input buffer when performing a write-per-bit operation (hereinafter, referred to as 'WPB'). And a write control circuit for performing a WPB operation as a control data for enabling a register in which mask data is latched.

Claims (1)

데이터 입력버퍼를 통해 입력되는 마스크 데이터와 이를 레지스터에 로딩하는 마스크 로딩 제어신호에 의해 비트별 기록을 제어하는 동기식 메모리 소자의 비트별 기록 제어장치에 있어서, 초기 전원인가시에 마스크 데이터를 제1레벨로 셋팅하는 제1 레지스터와; 초기 전원인가시에 마스크 데이터를 제2레벨로 셋팅하는 제2 레지스터와; 데이터 입력버퍼를 통해 입력되는 마스크데이터와, 제어신호인 마스크 로딩 제어신호에 의해 제어되어 상기 제1 레지스터의 출력을 스위칭하는 제1 스위칭부와; 데이터 입력버퍼를 통해 입력되는 마스크데이터와, 제어신호인 마스크 로딩 제어신호에 의해 제어되어 상기 제1 레지스터의 출력을 스위칭하는 제2 스위칭부와; 상기 제1 스위칭부 및 제2 스위칭부의 출력을 비트별 기록 제어신호에 의해 선택출력하는 선택출력부를 구비하는 것을 특징으로하는 동기식 메모리의 비트별 기록 제어 회로.A bit-by-bit write control apparatus of a synchronous memory device that controls bit-by-bit write by mask data input through a data input buffer and a mask loading control signal loading the register into a register, wherein the mask data is applied to a first level when an initial power is applied. A first register setting to; A second register for setting mask data to a second level upon initial power up; A first switching unit controlled by mask data input through a data input buffer and a mask loading control signal serving as a control signal to switch an output of the first register; A second switching unit controlled by mask data input through a data input buffer and a mask loading control signal serving as a control signal to switch an output of the first register; And a selection output section for selectively outputting the outputs of the first switching section and the second switching section by the bit-by-bit write control signal.
KR1019970026184A 1997-06-20 1997-06-20 Record control circuit per bit for synchronous memory device KR100256122B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970026184A KR100256122B1 (en) 1997-06-20 1997-06-20 Record control circuit per bit for synchronous memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970026184A KR100256122B1 (en) 1997-06-20 1997-06-20 Record control circuit per bit for synchronous memory device

Publications (2)

Publication Number Publication Date
KR19990002550A KR19990002550A (en) 1999-01-15
KR100256122B1 true KR100256122B1 (en) 2000-05-15

Family

ID=19510478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970026184A KR100256122B1 (en) 1997-06-20 1997-06-20 Record control circuit per bit for synchronous memory device

Country Status (1)

Country Link
KR (1) KR100256122B1 (en)

Also Published As

Publication number Publication date
KR19990002550A (en) 1999-01-15

Similar Documents

Publication Publication Date Title
KR950004854B1 (en) Semiconductor memory device
KR100694440B1 (en) A semiconductor memory
KR100558492B1 (en) Semiconductor memory device and test pattern data generating method thereof
KR970017629A (en) Semiconductor Memory Device with Extended Margin When Latching Input Signal
US7154316B2 (en) Circuit for controlling pulse width
KR100256122B1 (en) Record control circuit per bit for synchronous memory device
KR100324143B1 (en) Semiconductor memory device and method of burn-in testing
JPH05342881A (en) Storage circuit
KR100275722B1 (en) Apparatus and method for controlling synchronous RAM
KR100615081B1 (en) Ddr semiconductor memory device and method for outputting data strobe signal thereof
KR20020032081A (en) Global input output selection circuit
US6169703B1 (en) Method for controlling high speed digital electronic memory
KR100353825B1 (en) Synchronous static ram
KR20040024157A (en) Integrated circuit device with two write ports or more and system thereof
JPH02310888A (en) Static random access memory
KR970004998B1 (en) A sram implemented with a comparison function
KR19990002551A (en) Internal address generator
KR20050067545A (en) Semiconductor memory device for controlling cell block using state machine
JPH06187287A (en) Bus control system
JPH10177782A (en) High speed programmable storage circuit
KR960011755A (en) Digital signal processing circuit having a plurality of memories
JPH04315234A (en) Memory system
KR19980028186A (en) Burst Counter Control Method of Semiconductor Memory Device
KR20010073243A (en) Data output apparatus for satisfying bypass read in synchronous pipelined semiconductor memory device
JPH0574192A (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee