KR20010073243A

KR20010073243A - Data output apparatus for satisfying bypass read in synchronous pipelined semiconductor memory device

Info

Publication number: KR20010073243A
Application number: KR1020000001456A
Authority: KR
Inventors: 배대기
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-01-13
Filing date: 2000-01-13
Publication date: 2001-08-01
Also published as: KR100597623B1

Abstract

PURPOSE: A data output device of satisfying a bypass-read applied to a synchronous pipe lined semiconductor memory device is provided to satisfy the bypass-read in any case though a control signal is used as a pulse shape. CONSTITUTION: In a data output device of satisfying a bypass-read applied to a synchronous pipe lined semiconductor memory device, the first control signal having a dynamic pulse shape is generated using the pulse generated in a high edge state of an external clock as a reset signal. Pulse generating parts(41,43,45) provide the first control signal as an input signal for latching data as to control an input data pair in a clock low edge from a data input buffer in a bypass. Therefore, the data output buffer satisfies the bypass-read regardless of the cycle of a clock.

Description

DATA OUTPUT APPARATUS FOR SATISFYING BYPASS READ IN SYNCHRONOUS PIPELINED SEMICONDUCTOR MEMORY DEVICE}

본 발명은 동기 파이프라인된 반도체 메모리 장치에 관한 것으로, 특히 셀 혹은 데이터 입력 버퍼로부터 데이터를 바이패스 리드하는 데이터 출력 장치에 관한 것이다.The present invention relates to a synchronous pipelined semiconductor memory device, and more particularly, to a data output device for bypass reading data from a cell or a data input buffer.

일반적으로, DDR(DOUBLE DATA RATE: 더블 데이터 레이트) 제품의 반도체 메모리 장치에 있어서 실제 셀(Cell)에 데이터 입력 버퍼의 데이터(Din)가 라이트(write)되는 시점은 라이트 명령이 들어온 후 2사이클 이후에 다시 라이트 명령이 인가되었을 때이다. 따라서, 셀에 라이트가 되므로 라이트 이후의 2사이클에 대해서는 바이패스(bypass) 리드(read)를 만족시켜 주어야 한다.In general, in a semiconductor memory device of a double data rate (DDR) product, a time point when data Din of a data input buffer is written to an actual cell is two cycles after a write command is input. Is when the write command is issued again. Therefore, since the cell is written, the bypass read must be satisfied for two cycles after the write.

종래 DDR 방식을 사용하는 동기 반도체 메모리의 리드시 데이터 출력장치 및 동작을 이하의 도 1 및 도 2를 통해 설명한다.A data output device and operation during reading of a synchronous semiconductor memory using a conventional DDR method will be described with reference to FIGS. 1 and 2 below.

도 1은 종래 리드시 데이터 출력장치의 블록구성도로서, 제1멀티플렉서(10)에 입력되는 입력 데이터는 3가지가 있는데, 상기 3가지 입력 데이터는 셀(CELL)로부터 리드한 메인 데이터 라인쌍(MDL/MDLB), 바이패스시 데이터 입력 버퍼에서 클럭 하이 에지(clock high edge)에서 받아들이는 제1입력데이터쌍(Din1/Din1B), 그리고 바이패스시 데이터 입력 버퍼에서 클럭 로우 에지에서 받아들이는 제2입력데이터쌍(Din2/Din2B)이다. 상기 제1멀티플렉서(10)에 입력되는 상기 메인 데이터 라인쌍을 제어하기 위한 제어신호 KPIPEB, 상기 제1입력데이터쌍을 제어하기 위한 제어신호 KBYP1B, 상기 제2입력데이터쌍을 제어하기 위한 제어신호 KBYP2B가 사용되는데, 상기한 제어신호들을 펄스(Pulse) 타입의 형태를 사용하면 도 2에 도시된 외부 클럭이 단주기(short cycle)에서 입력 데이터 제어신호를 펄스 형태로 사용하였을 경우의 타이밍도에서 보듯이 동작을 만족시키나, 도 3에 도시된 외부 클럭이 장주기(long cycle)에서 입력 데이터 제어신호를 펄스 형태로 사용하였을 경우의 타이밍도에서 보듯이 상기 제2입력데이터쌍의 제어신호 KBYP2B에서 실패(FAIL)가 발생하게 된다.FIG. 1 is a block diagram of a conventional read-out data output apparatus, in which there are three types of input data input to the first multiplexer 10. The three input data are a pair of main data lines read from a cell CELL ( MDL / MDLB), a first pair of input data (Din1 / Din1B) to accept at the clock high edge in the data input buffer at bypass, and a second to accept at the clock low edge in the data input buffer at bypass Input data pair (Din2 / Din2B). Control signal KPIPEB for controlling the main data line pair input to the first multiplexer 10, Control signal KBYP1B for controlling the first input data pair, Control signal KBYP2B for controlling the second input data pair As shown in the timing diagram when the external clock shown in FIG. 2 uses the input data control signal in the form of a pulse in a short cycle when the above-mentioned control signals are used in the form of a pulse type. Although this operation is satisfied, as shown in the timing diagram when the external clock shown in FIG. 3 uses the input data control signal in the form of a pulse in a long cycle, it fails in the control signal KBYP2B of the second input data pair. FAIL) will occur.

따라서, 종래의 데이터 출력장치는 제어신호를 펄스 형태로 사용하였을 경우에 외부 클럭이 장주기에서 라이트 이후의 2사이클에 대한 바이패스 리드를 만족시키지 못하는 문제점이 발생하였다.Therefore, the conventional data output apparatus has a problem in that when the control signal is used in the form of a pulse, the external clock does not satisfy the bypass read for two cycles after the write in the long period.

따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 동기 파이프라인된 반도체 메모리의 데이터 출력장치가 제어신호를 펄스 형태로 사용하더라도 모든 경우에 있어 바이패스 리드를 만족시킬 수 있는 동기 파이프라인된 반도체 메모리에서 바이패스 리드를 만족시키는 데이터 출력장치를 제공함에 있다.Accordingly, an object of the present invention is to solve the above problem, even if the data output device of the synchronous pipelined semiconductor memory uses a control signal in the form of a pulse, the synchronous pipelined semiconductor memory can satisfy the bypass read in all cases. To provide a data output device that satisfies the bypass lead.

상기 목적을 달성하기 위해 본 발명은 동기 파이프라인된 반도체 메모리 장치에 적용되는 바이패스 리드를 만족시키는 데이터 출력장치에 있어서, 외부 클럭의 하이 에지 상태에서 생성되는 펄스를 리셋 신호로 사용하여 다이내믹 펄스 형태의 제1제어신호를 생성하고, 바이패스시 데이터 입력 버퍼에서 클럭 로우 에지에서수신하는 입력 데이터 쌍을 제어하도록 상기 제1제어신호를 데이터 래치용 입력으로 제공하는 펄스 발생부를 포함함을 특징으로 한다.In order to achieve the above object, the present invention provides a data output device that satisfies a bypass read applied to a synchronous pipelined semiconductor memory device, wherein a pulse generated in a high edge state of an external clock is used as a reset signal. And a pulse generator configured to generate a first control signal of the signal and to provide the first control signal as an input for a data latch to control an input data pair received at the clock low edge in the data input buffer when bypassed. .

도 1은 종래 리드시 데이터 출력장치의 블록구성도1 is a block diagram of a conventional data output device at the time of read

도 2는 종래 외부 클럭이 단주기에서 입력 데이터 제어신호를 펄스 형태로 사용하였을 경우의 타이밍도2 is a timing diagram when a conventional external clock uses an input data control signal in a pulse form in a short period.

도 3은 종래 외부 클럭이 장주기에서 입력 데이터 제어신호를 펄스 형태로 사용하였을 경우의 타이밍도3 is a timing diagram when a conventional external clock uses an input data control signal in a pulse form in a long period.

도 4는 본 발명에 따른 리드시 데이터 출력장치의 블록구성도Figure 4 is a block diagram of a read-time data output device according to the present invention

도 5는 본 발명에 따른 외부 클럭이 단주기에서 입력 데이터 제어신호를 펄스 형태로 사용하였을 경우의 타이밍도5 is a timing diagram when an external clock according to the present invention uses the input data control signal in the form of a pulse in a short period.

도 6은 본 발명에 따른 외부 클럭이 장주기에서 입력 데이터 제어신호를 펄스 형태로 사용하였을 경우의 타이밍도6 is a timing diagram when an external clock according to the present invention uses the input data control signal in the form of a pulse at a long period.

도 7은 본 발명에 따른 셀프-리셋을 사용하는 펄스 발생기의 회로구성도7 is a circuit diagram illustrating a pulse generator using a self-reset according to the present invention.

도 8은 본 발명에 따른 외부 리셋 신호를 사용하는 다이내믹 펄스 발생기의 회로구성도8 is a circuit diagram of a dynamic pulse generator using an external reset signal according to the present invention.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same components have the same reference numerals as much as possible even if they are displayed on different drawings. In addition, in the following description, numerous specific details are set forth in order to provide a more thorough understanding of the present invention, such as specific processing flows. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. Detailed descriptions of well-known functions and configurations that are determined to unnecessarily obscure the subject matter of the present invention will be omitted.

본 발명에 따른 동기 파이프라인된 반도체 메모리 장치에 적용되는 데이터 출력장치는 제1멀티플렉서(10)의 제어신호를 펄스 폭을 클럭의 사이클에 따라 조절되도록 하여 사이클이 변하는 경우에도 안정되게 데이터 입력 버퍼의 입력 데이터를 받아 들여 바이패스 리드를 만족시킬 수 있는 장치에 관한 것이다. 이를 구현하는 도면이 도 4 내지 도 8에 도시되어 있다.The data output device applied to the synchronous pipelined semiconductor memory device according to the present invention allows the pulse width of the control signal of the first multiplexer 10 to be adjusted according to the cycle of the clock, thereby stably maintaining the data input buffer even when the cycle changes. The present invention relates to a device capable of accepting input data and satisfying a bypass lead. A diagram for implementing this is shown in FIGS. 4 to 8.

먼저, 본 발명에 따른 리드시 데이터 출력장치의 구성을 도 4를 통해 설명하면, 제1멀티플렉서(10)는 셀(CELL)로부터 리드한 메인 데이터 라인쌍(MDL/MDLB), 바이패스시 데이터 입력 버퍼에서 클럭 하이 에지(clock high edge)에서 받아들이는 제1입력데이터쌍(Din1/Din1B), 그리고 바이패스시 상기 데이터 입력 버퍼에서 클럭 로우 에지에서 받아들이는 제2입력데이터쌍(Din2/Din2B)의 3가지 입력데이터와 상기 메인 데이터 라인쌍(MDL/MDLB)을 제어하기 위한 제어신호 KPIPEB, 상기 제1입력데이터쌍(Din1/Din1B)을 제어하기 위한 제어신호 KBYP1B, 상기 제2입력데이터쌍(Din2/Din2B)을 제어하기 위한 제어신호 KBYP2B를 받아 래치한 후 출력한다. 상기한 제어신호들은 펄스(Pulse) 타입의 형태를 사용한다. 제2멀티플렉서(20)는 상기 제1멀티플렉서(10)로부터 래치후 출력한 데이터를 오프 칩 드라이버(30)를 통해 외부 출력으로 보내기 위하여 데이터 페치(fetch) 클럭인 Kdata로 구성된다. 상기 제1멀티플렉서(10)에 제공되는 상기한 제어신호들(KPIPEB, KBYP1B, KBYP2B)은 제어회로(50)에서 펄스 발생부(40)를 통해 생성한다. 펄스 발생부(40)는 상기 KPIPEB 제어신호를 생성하는 다이내믹 펄스발생기1(41)과, 상기 KBYP1B 제어신호를 생성하는 다이내믹 펄스발생기2(43)와, 상기 KBYP2B 제어신호를 생성하는 다이내믹 펄스발생기3(45)을 구비한다. 상기 다이내믹 펄스발생기1(41) 및 다이내믹 펄스발생기2(43)는 도 7에 일 예로 도시된 셀프-리셋(Self-reset)을 사용하는 펄스 발생기의 회로에 의해 셀프-리셋 펄스 형태의 KPIPEB, KBYP1B 제어신호를 생성한다. 셀프-리셋 방식에 의해 생성된 상기 KPIPEB 제어신호와 상기 KBYP1B 제어신호는 상기 제1멀티플렉서(10)에 데이터 래치용 입력으로 제공된다. 또한, 상기 다이내믹 펄스발생기(45)는 도 8에 일 예로 도시된 외부 리셋 신호를 사용하는 다이내믹 펄스 발생기의 회로에 의해 외부 클럭의 하이 에지 상태에서 생성되는 펄스를 리셋 신호로 사용하여 다이내믹 펄스 형태의 KBYP2B 제어신호를 생성한다. 상기 KBYP2B 제어신호는 바이패스시 데이터 입력 버퍼에서 클럭 로우 에지에서 수신하는 입력 데이터 쌍을 제어하도록 데이터 래치용 입력으로 상기 제1멀티플렉서(10)에 제공된다.First, the configuration of a read-time data output device according to the present invention will be described with reference to FIG. 4. The first multiplexer 10 inputs a main data line pair MDL / MDLB read from a cell CELL and data input when bypassed. Of the first pair of input data (Din1 / Din1B) to accept at the clock high edge of the buffer, and the second pair of input data (Din2 / Din2B) to accept at the clock low edge of the data input buffer when bypassed. Three input data and a control signal KPIPEB for controlling the main data line pair MDL / MDLB, a control signal KBYP1B for controlling the first input data pair Din1 / Din1B, and the second input data pair Din2. / Din2B) receives the control signal KBYP2B for controlling and outputs it after latching. The control signals are in the form of a pulse type. The second multiplexer 20 is composed of Kdata, which is a data fetch clock, to send data output after latching from the first multiplexer 10 to an external output through the off-chip driver 30. The control signals KPIPEB, KBYP1B, and KBYP2B provided to the first multiplexer 10 are generated by the pulse generator 40 in the control circuit 50. The pulse generator 40 includes a dynamic pulse generator 1 41 for generating the KPIPEB control signal, a dynamic pulse generator 2 43 for generating the KBYP1B control signal, and a dynamic pulse generator 3 for generating the KBYP2B control signal. 45 is provided. The dynamic pulse generator 1 (41) and the dynamic pulse generator 2 (43) are KPIPEB and KBYP1B in the form of self-reset pulses by a circuit of a pulse generator using a self-reset shown as an example in FIG. Generate a control signal. The KPIPEB control signal and the KBYP1B control signal generated by the self-reset method are provided to the first multiplexer 10 as an input for a data latch. In addition, the dynamic pulse generator 45 uses a pulse generated in the high edge state of the external clock as a reset signal by a circuit of the dynamic pulse generator using the external reset signal shown in FIG. Generates the KBYP2B control signal. The KBYP2B control signal is provided to the first multiplexer 10 as an input for a data latch to control an input data pair received at a clock low edge in the data input buffer when bypassed.

본 발명에서 상기 KBYP2B 제어신호는 상술한 바와 같이 외부 클럭의 하이 에지에서 만들어지는 펄스를 별도로 사용하여 리셋 신호로 사용함으로써 클럭의 사이클에 따라서 KBYP2B 제어신호의 펄스 폭이 자동으로 조절되어진다. 이렇게 함으로써 도 5에 도시된 본 발명에 따른 외부 클럭이 단주기에서 입력 데이터 제어신호를 펄스 형태로 사용하였을 경우뿐만 아니라 도 6에 도시된 본 발명에 따른 외부 클럭이 장주기에서 입력 데이터 제어신호를 펄스 형태로 사용하였을 경우에 있어서도 바이패스 리드를 모두 만족시킬 수 있게된다.In the present invention, the pulse width of the KBYP2B control signal is automatically adjusted according to the cycle of the clock by using the KBYP2B control signal as a reset signal separately using a pulse generated at the high edge of the external clock as described above. By doing so, the external clock according to the present invention shown in FIG. 5 uses the input data control signal in the form of a pulse in a short period, as well as the external clock according to the present invention shown in FIG. 6 pulses the input data control signal in the long period. Even when used in the form, all of the bypass leads can be satisfied.

즉, 본 발명에 따르면; 클럭의 사이클이 변하면 인에이블 되는 시점은 사이클에 따라 3가지 제어신호가 모두 같지만, 리셋되는 시점은 리셋 신호가 사이클에 따라 연동되므로 상기 KBYP2B 제어신호의 펄스 폭이 자동으로 사이클에 따라 연동됨으로써 데이터 입력 버퍼로부터의 입력 데이터(Din)를 안정적으로 상기 제1멀티플렉서(10)에 래치 시킬 수 있다.That is, according to the present invention; When the clock cycle is changed, all three control signals are the same when the cycle is enabled.However, since the reset signal is interlocked according to the cycle, the pulse width of the KBYP2B control signal is automatically interlocked according to the cycle. The input data Din from the buffer can be stably latched in the first multiplexer 10.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.On the other hand, the detailed description of the present invention has been described with reference to specific embodiments, of course, various modifications are possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

상술한 바와 같이 본 발명은 동기 파이프라인된 반도체 메모리 장치에서 외부 리셋 신호를 사용하여 다이내믹 펄스 형태의 제어신호를 데이터 래치용 입력으로 제공함으로써 클럭의 사이클에 관계없이 바이패스 리드를 만족시킬 수 있는 이점이 있다.As described above, the present invention provides a dynamic pulse control signal to the data latch input using an external reset signal in a synchronous pipelined semiconductor memory device to satisfy the bypass read regardless of a clock cycle. There is this.

Claims

A data output device satisfying a bypass lead applied to a synchronous pipelined semiconductor memory device,

The first control signal in the form of a dynamic pulse is generated using a pulse generated in a high edge state of an external clock as a reset signal, and the first input signal is controlled to control an input data pair received at a clock low edge in a data input buffer during bypass. And a pulse generator for providing a control signal to the data latch input.

According to claim 1, wherein the pulse generator;

A second control signal in the form of a self-reset pulse for controlling the main data line pair read from the cell, and a self-reset pulse in the form of a self-reset pulse controlling the input data pair received at the clock high edge in the data input buffer during the bypass. And a pulse generator for generating a third control signal and providing the second control signal and the third control signal as an input for a data latch.