KR100265592B1 - Internal address generator - Google Patents

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KR100265592B1 KR1019970026185A KR19970026185A KR100265592B1 KR 100265592 B1 KR100265592 B1 KR 100265592B1 KR 1019970026185 A KR1019970026185 A KR 1019970026185A KR 19970026185 A KR19970026185 A KR 19970026185A KR 100265592 B1 KR100265592 B1 KR 100265592B1
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Abstract

PURPOSE: An apparatus for generating an internal address is provided to reduce power consumption by alternating an address with counting from a first to last addresses, or a number of burst length in data of once command packet when receiving address data from an outside in the form of a packet. And external input buffers becomes a power-down mode during that period. CONSTITUTION: An address buffer(12) inputs an address-command-packet signal including a first and last addresses of data or a number of burst length thereof. An address counter(14) generates an external address signal while counting on address at every clock by using a first address as an initial value received from the address buffer(12). An address data(13) latches a signal from the address buffer(12). An address mode comparator(21) compares a last address signal stored in the address latch(13) with an output signal from the address counter(14) to generate a signal for controlling the address counter(14) when the values of the last address signal and the output signal are equal. A burst counter(16) sequentially counts according to a burst command of the signal. A burst latch(15) stores a number of burst length of the signal. A burst mode comparator(17) generates a signal for controlling the address counter(16). An input buffer controller(24) generates a signal for controlling a plurality of input buffers(18,19).

Description

내부 어드레스 발생기Internal address generator

본 발명은 내부 어드레스 발생기에 관한 것으로, 특히 외부에서 어드레스 데이타는 패킷(Packet)으로 받을때 한번의 명령 패킷안에 데이타의 처음 어드레스와 마지막 어드레스, 혹은 그 버스트 길이(Burst Length)의 수를 지정받아 이를 마지막이 될때까지 카운팅(counting)하면서 어드레스를 변환시키고, 이 기간중 외부 입력 버퍼들은 파워다운 모드(Powerdown Mode)로 만듬으로써 전력 소모를 줄이고, 또한 첫번의 명령이 다 실행되기 전에 다른 명령 신호를 받아들여 다른 작업을 동시에 수행함으로 효율을 높인 내부 어드레스 발생기에 관한 것이다.The present invention relates to an internal address generator. In particular, when externally receiving address data as a packet, the first address and the last address of the data or the burst length of the data are designated in one command packet. Addressing is done by counting until the end, and during this time the external input buffers are put into powerdown mode to reduce power consumption and receive other command signals before the first command is executed. It is an internal address generator which improves efficiency by simultaneously performing other tasks.

종래의 방식은 한번의 명령 패킷(Command Packet)을 줄때에 명령과 더불어 액세스할 데이타의 어드레스를 일정한 길이로 함께 전송함으로써, 그 정해진 어드레스가 끝나면 같은 명령일지라도 새로운 패킷(Packet)을 보내어 새로운 어드레스를 지정해 주어야 한다. 혹은 버스트 타입(Burst Type)이 있는 경우라면 그 버스트 길이(Burst lenth)만큼 어드레스를 카운팅(counting)하고 일괄적으로 행해야 하는 동작이라도 어드레스를 주기위해 계속해서 제어기(counting)와 인터페이스(interface)를 해야 함으로 입력 버퍼단에서 정적 전류(Static Current)를 계속해서 소모하는 문제점이 있었고, 또한 하나의 동작이 있다면 그 작업에 필요한 어드레스를 다 주기까지는 다른 명령을 줄 수 없다는 문제점이 있었다.In the conventional method, when a command packet is given, a command is transmitted along with an address of a data to be accessed together with a certain length. When a predetermined address is finished, a new packet is sent by designating a new address even if the same command is completed. Should give. Alternatively, if there is a burst type, even if the operation counts the address by the burst length and performs the batch operation, the controller and the interface must continue to give the address. As a result, there was a problem of continuously consuming a static current at the input buffer stage, and if there was one operation, there was a problem that another command could not be given until the address needed for the operation was given.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 외부에서 어드레스 데이타를 패킷(Packet)으로 받을때 한번의 명령 패킷 안에 데이타의 처음 어드레스와 마지막 어드레스, 혹은 그 버스트 길이(Burst Length)의 수를 지정받아 이를 마지막이 될때까지 카운팅(counting)하면서 어드레스를 변환시키고, 이 기간중 외부 입력버퍼들을 파워다운 모드(Powerdown Mode)로 만듬으로써 전력 소모를 줄이고, 또한 첫번의 명령이 다 실행되기 전에 다른 명령 신호를 받아들여 다른 작업을 동시에 수행함으로 효율을 높인 내부 어드레스 발생기를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problem, and an object of the present invention is to receive the first address and the last address of the data in one command packet, or the burst length thereof when receiving address data as a packet from the outside. The number of burst lengths is specified and the addresses are converted while counting to the end, reducing the power consumption by putting the external input buffers into the powerdown mode during this period. It is to provide an internal address generator which is more efficient by accepting different command signals and executing different tasks at the same time before it is executed.

도 1은 본 발명의 일실시예에 의한 내부 어드레스 발생기의 블럭구성도.1 is a block diagram of an internal address generator according to an embodiment of the present invention.

도 2a 및 도 2b는 도 1에 도시된 입력버퍼 및 입력버퍼제어기의 회로도.2A and 2B are circuit diagrams of the input buffer and the input buffer controller shown in FIG.

도 3a 내지 도 3b는 모드 상태에 따른 동작 타이밍도.3A to 3B are timing diagrams of operations according to mode states.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 패킷 12 : 어드레스 버퍼11 packet 12 address buffer

13 : 어드레스 래치 14 : 어드레스 카운터13: address latch 14: address counter

15 : 버스트 길이 래치 16 : 버스트 길이 카운터15: Burst Length Latch 16: Burst Length Counter

17 : 버스트 모드 비교기 18, 19, 31, 32 : 버퍼 회로17: burst mode comparator 18, 19, 31, 32: buffer circuit

20 : 클럭 딜레이 회로 21 : 어드레스 모드 비교기20: clock delay circuit 21: address mode comparator

22,23 : 버퍼 스위치22,23: buffer switch

상기 목적을 달성하기 위하여, 본 발명의 내부 어드레스 발생기는 데이타의 처음 및 마지막 어드레스와 버스트길이에 관한 정보를 갖고 패킷단위로 어드레스 명령신호를 입력받는 어드레스 버퍼수단과,In order to achieve the above object, the internal address generator of the present invention comprises: address buffer means for receiving an address command signal in units of packets having information about the first and last addresses and burst lengths of data;

상기 어드레스 버퍼수단으로부터 전달받은 첫 어드레스를 초기값으로 매클럭마다 어드레스 버퍼수단으로부터 전달받은 첫 어드레스를 초기값으로 매클럭마다 어드레스를 카운팅해가면서 내부 어드레스를 발생시키는 어드레스 카운터 수단과, 상기 어드레스 버퍼수단의 출력신호를 입력받아 래치시키는 어드레스 래치수단과, 상기 어드레스 래치수단 및 상기 어드레스 카운터수단 각각의 출력신호를 비교하여 그 동일여부에 따라 상기 어드레스 카운터수단의 활성화여부를 제어하는 어드레스모드 비교수단과,An address counter means for generating an internal address by counting an address for every clock with an initial value of the first address received from the address buffer means as an initial value and an address value for each clock; An address latch means for receiving and latching an output signal of an address, an address mode comparison means for comparing an output signal of each of the address latch means and the address counter means and controlling whether the address counter means is activated according to whether the output signal is identical;

상기 패킷단위로 입력되는 어드레스 명령신호를 버스트 명령신호에 의해 순차적으로 카운팅해 나가는 버스트 카운터수단과,Burst counter means for counting the address command signal input in the packet unit sequentially by the burst command signal;

상기 버스트 래치수단 및 상기 버스트 카운터수단 각각의 출력신호를 비교하여 그 동일여부를 나타내는 신호와 상기 어드레스모드 비교수단의 출력신호를 조합하여 그 조합결과에 따라 상기 어드레스 카운터수단의 활성화여부를 제어하는 버스트모드 비교수단과,A burst for comparing the output signals of each of the burst latch means and the burst counter means, combining a signal indicating whether they are the same with the output signal of the address mode comparison means, and controlling whether the address counter means is activated according to the combination result. Mode comparison means,

입력신호를 완충하여 내부로 전달하는 다수개의 입력 버퍼수단과, 상기 패킷단위의 어드레스 명령신호를 일정시간동안 딜레이시켜 전달하는 클럭 딜레이수단 및,A plurality of input buffer means for buffering an input signal and transmitting the same, a clock delay means for delaying and transmitting the address command signal of the packet unit for a predetermined time;

상기 패킷단위의 어드레스 명령신호와 상기 클럭 딜레이수단의 출력신호를 조합하여 상기 입력 버퍼수단의 활성화여부를 상기 어드레스 명령신호의 인가여부에 따라 제어하는 입력버퍼 제어수단을 구비하는 것을 특징으로 한다.And an input buffer control means for controlling the activation of the input buffer means by combining the address command signal in the packet unit and the output signal of the clock delay means.

상기 어드레스모드 비교수단은 상기 어드레스 래치수단과 어드레스 카운터 수단의 출력 신호를 각각 입력하는 제1 및 제2익스크루시브 OR 게이트와, 상기 제1 및 제2익스크루시브 OR 게이트의 출력 신호와 상기 패킷 신호를 논리조합한 신호를 상기 버스트모드비교수단으로 출력하는 제1NAND게이트로 구성된 것을 특징으로 한다.The address mode comparing means includes first and second exclusive OR gates for inputting output signals of the address latching means and the address counter means, output signals of the first and second exclusive OR gates, and the packet, respectively. And a first NAND gate for outputting a logic-combined signal to the burst mode comparing means.

그리고, 상기 버스트모드 비교수단은 상기 버스트 래치 수단과 버스트 카운터 수단의 출력 신호를 각각 입력하는 제3 및 제4익스크루시브 OR 게이트와, 상기 제3 및 제4익스크루시브 OR게이트의 출력 신호와 상기 패킷 신호를 논리조합한 신호를 출력하는 제1NOR게이트와, 상기 제1NOR게이트의 출력 신호와 상기 제1NAND게이트의 출력 신호를 논리조합한 신호를 상기 어드레스 카운터 수단으로 출력하는 제2NOR 게이트로 구성된 것을 특징으로 한다.The burst mode comparison means may include third and fourth exclusive OR gates for inputting the output signals of the burst latch means and the burst counter means, and output signals of the third and fourth exclusive OR gates, respectively. A first NOR gate for outputting a signal obtained by logically combining the packet signal, and a second NOR gate for outputting a signal obtained by performing a logical combination of an output signal of the first NOR gate and an output signal of the first NAND gate to the address counter means. It features.

상기 입력버퍼 제어수단은 상기 패킷 신호와 상기 클럭 딜레이 수단의 출력신호를 각각 입력하는 제2 및 제3NAND게이트와, 상기 제2 및 제3NAND게이트와 상기 입력버퍼수단 사이에 각각 접속된 인버터와 스위치 소자로 구성된 것을 특징으로 한다.The input buffer control means includes second and third NAND gates for inputting the packet signal and the output signal of the clock delay means, and an inverter and a switch element connected between the second and third NAND gates and the input buffer means, respectively. Characterized in that consisting of.

이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 의한 내부 어드레스 발생기의 회로구성도로서, 데이타의 처음 어드레스와 마지막 어드레스, 혹은 그 버스트 길이의 수가 들어있는 어드레스 명령 패킷 신호를 입력하는 어드레스 버퍼(12)와, 상기 어드레스 버퍼(12)로 들어온 첫 어드레스를 받아들여 이를 초기값으로 매 클럭마다 어드레스를 카운팅해가면서 내부 어드레스 신호를 발생시키는 어드레스 카운터(14)와, 상기 어드레스 버퍼(12)로부터의 신호를 래치시키는 어드레스 래치(13)와, 상기 어드레스 래치(13)에 저장된 마지막 어드레스 신호와 상기 어드레스 카운터의 출력 신호를 비교하여 이들의 값이 같아지면 상기 어드레스 카운터(14)의 동작을 제어하는 신호를 발생시키는 어드레스모드 비교기(21)와, 상기 어드레스 명령 패킷 신호의 버스트 명령에 의해 0부터 클럭에 맞춰 순차적으로 카운팅해나가는 버스트 카운터(16)와, 상기 어드레스 명령 패킷 신호의 버스트 길이의 개수를 저장시키는 버스트 래치(15)와, 상기 버스트 래치(15)와 버스트 카운터(16)의 출력 신호가 서로 일치하는지 비교하여 일치하면 상기 어드레스 카운터(16)의 동작을 제어하는 신호를 발생시키는 버스트모드 비교기(17)와, 입력 신호를 완충하기 위한 다수개의 입력버퍼(18,19)와, 상기 어드레스 명령 패킷 신호를 받아들여 일정시간 동안 지연시키는 클럭 딜레이(20)와, 상기 어드레스 명령 패킷 신호와 클럭 딜레이 수단의 출력 신호를 입력으로 하여 상기 패킷 신호로부터 명령 신호가 없는 경우에는 상기 다수개의 입력버퍼의 동작을 제어하는 신호를 출력하고, 상기 패킷 신호로부터 인터럽트 신호가 입력될 경우에는 상기 다수개의 입력버퍼의 동작을 초기 상태로 만들고, 또한 상기 패킷 신호로부터 명령 신호를 받아들인 후 일정시간이 경과하면 자동으로 상기 다수개의 입력버퍼의 동작을 제어하는 신호를 발생시키는 입력버퍼제어기(24)를 구비한다.1 is a circuit diagram of an internal address generator according to an embodiment of the present invention, which includes an address buffer 12 for inputting an address command packet signal containing a first address and a last address of a data or a burst length thereof; An address counter 14 which receives the first address entered into the address buffer 12 and counts the address as an initial value every clock and generates an internal address signal, and latches the signal from the address buffer 12. The address latch 13 is compared with the last address signal stored in the address latch 13 and an output signal of the address counter, and if these values are the same, an address for generating a signal for controlling the operation of the address counter 14 is obtained. Clock from 0 by mode comparator 21 and burst command of the address command packet signal The burst counter 16 which sequentially counts accordingly, the burst latch 15 for storing the number of burst lengths of the address command packet signal, and the output signals of the burst latch 15 and the burst counter 16 A matched burst comparison comparator 17 for generating a signal for controlling the operation of the address counter 16, a plurality of input buffers 18 and 19 for buffering an input signal, and the address command packet A clock delay 20 that receives a signal and delays it for a predetermined time, and an output signal of the address command packet signal and the clock delay means are input, and when there is no command signal from the packet signal, the operation of the plurality of input buffers is performed. Outputs a control signal, and when the interrupt signal is input from the packet signal, Create and to the initial state, but also when a certain period of time after receiving the command signal from the packet signal having the automatically input buffer controller 24 which generates a signal for controlling operation of the plurality of input buffers.

상기 어드레스모드비교기(21)는 상기 어드레스 래치(13)와 어드레스 카운터(14)의 출력 신호를 각각 입력하는 제1 및 제2익스크루시브 OR 게이트와, 상기 제1 및 제2익스크루시브 OR게이트의 출력 신호와 상기 패킷 신호를 논리조합한 신호를 상기 버스트모드비교수단으로 출력하는 제1NAND게이트로 구성된다. 그리고, 상기 버스트모드비교기(17)는 상기 버스트 래치(15)와 버스트 카운트(16)의 출력 신호를 각각 입력하는 제3 및 제4익스크루시브 OR게이트와, 상기 제3 및 제4익스크루시브 OR게이트의 출력 신호와 상기 패킷 신호를 논리조합한 신호를 출력하는 제1NOR게이트와, 상기 제1NOR게이트의 출력 신호와 상기 제1NAND게이트의 출력 신호를 논리조합한 신호를 상기 어드레스 카운터(14)로 출력하는 제2NOR게이트로 구성된다. 상기 입력버퍼제어기(24)는 상기 패킷 신호와 상기 클럭 딜레이 회로(20)의 출력 신호를 각각 입력하는 제2 및 제3NAND게이트와, 상기 제2 및 제3NAND게이트와 상기 입력버퍼(18,19) 사이에 각각 접속된 인버터와 스위치 소자로 구성된다.The address mode comparator 21 includes first and second exclusive OR gates for inputting output signals of the address latch 13 and the address counter 14, and the first and second exclusive OR gates, respectively. And a first NAND gate for outputting a signal obtained by logically combining the output signal and the packet signal to the burst mode comparison means. In addition, the burst mode comparator 17 includes third and fourth exclusive OR gates for inputting the output signals of the burst latch 15 and the burst count 16, and the third and fourth exclusive. A first NOR gate for outputting a logical combination of an output signal of the OR gate and the packet signal, and a signal obtained by logically combining the output signal of the first NOR gate and the output signal of the first NAND gate to the address counter 14. A second NOR gate is output. The input buffer controller 24 includes second and third NAND gates for inputting the packet signal and the output signal of the clock delay circuit 20, and the second and third NAND gates and the input buffers 18 and 19, respectively. It consists of an inverter and a switch element connected respectively.

상기 구성에 의한 동작을 도 3의 동작 타이밍을 참조하여 설명하기로 한다.Operation by the above configuration will be described with reference to the operation timing of FIG.

여기서, 도 3A는 어드레스 입력 모드에서 인터럽트가 발생되지 않았을 경우의 동작 타이밍도이고, 도 3B는 버스트 모드에서 버스트 명령의 개수가 2개, 버스트 길이가 4인 경우의 동작 타이밍을 도시한 것이고, 도 3C는 버스트 모드에서 첫번째 버스트 명령에서 인터럽트가 발생된 경우의 동작 타이밍을 도시한 것이다.3A is an operation timing diagram when no interrupt is generated in the address input mode, and FIG. 3B illustrates an operation timing when the number of burst commands is two and the burst length is 4 in the burst mode. 3C shows the operation timing when an interrupt is generated in the first burst command in burst mode.

먼저, 제어기(Controller)로부터 패킷(Packet)을 받으면 그 안에 어드레스와 관련된 데이타로 처음 어드레스와 그 명령대로 엑세스해야 하는 어드레스 만큼의 버스트 길이의 개수, 즉 버스트 길이가 4라고 했을때 버스트 길이의 개수를 10으로 받는다면 총 40개의 어드레스 내부적으로 카운팅을 하는데, 일단 처음의 어드레스를 어드레스 버퍼로부터 받아 시작한다.First, when a packet is received from the controller, the number of burst lengths corresponding to the first address and the address that should be accessed according to the command with the data related to the address therein, that is, the number of burst lengths when the burst length is 4 If it receives 10, it counts a total of 40 addresses internally. Once the first address is received from the address buffer, it starts.

도 1의 블럭도를 보면 일단 패킷(11)을 받아서 어드레스 버퍼(12)에서 처음 어드레스를 어드레스 카운터(14)의 초기값으로 준다. 그리고 패킷에 있는 버스트 길이의 수를 카운터 래치(15)에서 저장시키고, 버스트길이 카운터(16)는 '0'부터 계수를 시작해나가면서 이를 카운터 래치(15)의 값과 비교하면서 이들이 갈아질때까지 어드레스 카운터14)에 인에이블 신호를 주다가 이값이 같아지면 어드레스 카운터(14)를 정지시킨다. 이때에 어느 만큼까지 한번의 패킷 전송으로 어드레스를 카운팅 하느냐는 버스트길이 래치(15)와 버스트 카운터(16)의 최소 구성 요소들의 개수로 결정되어진다. 이들이 어드레스를 카운트해 가면서 동작을 해나갈때는 특별한 경우가 아니라면 제어기 신호를 받을 필요가 없으므로, 외부에서 신호를 받는 입력 버퍼들을 턴-오프시켜 전력의 손실을 줄일 수 있다. 특히 SSTL과 같이 스윙(Swing) 폭이 작은 전압이 전원으로 사용되는 디바이스(device)라면 이는 큰 이득이 될 수 있다. 하지만, 예외적 경우에 이러한 동작을 인터럽트(Interrupt)할 필요가 있을때에는 인터럽트 신호를 주면되는데, 이는 새로운 패킷을 주면 명령이 시작되는 플러그 신호에 의해서 버퍼를 켜서 패킷의 그 다음 신호인 명령을 받으면 된다.Referring to the block diagram of FIG. 1, the packet 11 is first received, and the address buffer 12 gives an initial address as an initial value of the address counter 14. The number of burst lengths in the packet is stored in the counter latch 15, and the burst length counter 16 starts counting from '0' and compares it with the value of the counter latch 15 until they are changed. When the enable signal is given to the counter 14 and the value is the same, the address counter 14 is stopped. At this time, how many times the address is counted in one packet transmission is determined by the minimum number of components of the burst length latch 15 and the burst counter 16. They do not need to receive a controller signal unless they are working on a counting address, thus reducing power loss by turning off externally received input buffers. In particular, if a device having a small swing width such as SSTL is used as a power source, this can be a big gain. However, in exceptional cases, when it is necessary to interrupt such an operation, an interrupt signal is given. When a new packet is given, the buffer signal is turned on by the plug signal at which the command is started to receive the next signal of the packet.

도 2A 및 도 2B는 도 1에 도시된 입력버퍼(18,19) 및 입력버퍼제어기(24)의 회로도이다.2A and 2B are circuit diagrams of the input buffers 18 and 19 and the input buffer controller 24 shown in FIG.

도 2A는 제어 신호 en에 의해 전원 전압(Vcc)을 노드 N1로 전달하는 전달 게이트(MP1,MN1)와, 상기 노드 N1과 출력 단자 사이에 접속되며 게이트로 명령 어드레스 신호가 입력되는 PMOS 트랜지스터(MP2)와, 상기 출력 단자와 접지 전압(Vss) 사이에 접속되며 게이트로 명령 어드레스 신호가 입력되는 NMOS 트랜지스터(MN2)로 구성된다. 도 2B는 제어 신호 en에 의해 전원 전압(Vcc)을 차동 증폭기 구조의 입력 버퍼로 공급하는 전달 게이트(MP3와 MN3)로 구성된다.2A shows transfer gates MP1 and MN1 for transmitting a power supply voltage Vcc to a node N1 by a control signal en, and a PMOS transistor MP2 connected between the node N1 and an output terminal and having a command address signal input thereto. And an NMOS transistor MN2 connected between the output terminal and the ground voltage Vss and having a command address signal input to the gate. FIG. 2B is composed of transfer gates MP3 and MN3 for supplying a power supply voltage Vcc to the input buffer of the differential amplifier structure by the control signal en.

본 발명은 외부에서 어드레스 데이타를 패킷으로 받을때 한번의 명령 패킷 안에 데이타의 처음 어드레스와 마지막 어드레스 혹은 그 버스트 길이의 수를 지정 받아 이를 마지막이 될때까지 카운팅하면서 어드레스를 변환시키고, 이 기간중 외부 입력버퍼들을 파워다운 모드(Powerdown Mode)로 만듬으로서 전력 소모를 줄이고, 또한 첫번의 명령이 다 실행되기 전에 다른 명령 신호를 받아들여 다른 작업을 동시에 수행함으로 효율을 높일 수 있다.In the present invention, when address data is received as a packet from the outside, the first address and the last address of the data or the number of burst lengths are designated in one command packet, and the address is converted while counting until the end, and the external input is input during this period. By turning the buffers into a powerdown mode, they can reduce power consumption and increase efficiency by accepting different command signals and performing other tasks simultaneously before the first command is executed.

앞에서 설명한 바와 같이, 본 발명의 내부 어드레스 발생기에 의하면 제어기에서 보내는 패킷의 어드레스 지정영역에서 처음의 어드레스와 그 버스트 길이 갯수를 할당받아 그 동안 내부적으로 어드레스를 증가시켜가며 리드(Read)나 라이트(Write)의 동작을 하면서 같은 다른 명령을 동시적으로 수행할 수 있으며 다른 명령이 없는 경우라면 입력버퍼들을 디스에이블시킨 상태로 불필요한 전류의 낭비를 방지한다. 또한 클럭을 사용하여 버스트 입력과 출력 기능이 가능한 종래의 구조들은 항상 정하여진 버스트 길이 안에서만 카운트를 하지만, 본 발명은 그러한 제약없이 처음에 패킷 안에서 정하여진 만큼 계속해서 어드레스를 엑세스할 수 있으며, 또한 버스트 길이의 수를 지정함으로 카운팅하는 것과 아울러 직접 마지막 어드레스를 지정하여서 동작을 수행하는 것도 옵션으로 선택함으로써 무제한으로 어드레스 카운팅하는 것이 가능하다. 또한 명령을 받기전에 입력 버퍼들을 켰다가 명령을 받아 들이면서 일정한 시간의 지나면 자동적으로 버퍼들을 꺼놓음으로써 전력낭비를 최소화할 수 있는 매우 뛰어난 효과가 있다.As described above, according to the internal address generator of the present invention, the first address and the burst length number are allocated in the addressing area of the packet sent from the controller, and the address is increased internally while the read or write is performed. The same command can be executed simultaneously while there is no other command, and the input buffers are disabled to prevent unnecessary waste of current. Also, while conventional structures capable of burst input and output using a clock always count only within a defined burst length, the present invention can continue to access addresses as initially defined within a packet without such restrictions, and also bursts. In addition to counting by specifying the number of lengths, it is also possible to perform an unlimited number of address counting by optionally selecting the last address and performing an operation. It also has a very good effect of minimizing power consumption by turning on input buffers before receiving a command and automatically turning off the buffers after a certain time while accepting commands.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (4)

데이타의 처음 및 마지막 어드레스와 버스트길이에 관한 정보를 갖고 패킷단위로 어드레스 명령신호를 입력받는 어드레스 버퍼 수단과,Address buffer means for receiving an address command signal in units of packets with information about the first and last addresses of the data and the burst length; 상기 어드레스 버퍼수단으로부터 전달받은 첫 어드레스를 초기값으로 매클럭마다 어드레스를 카운팅해가면서 내부 어드레스 신호를 발생시키는 어드레스 카운터 수단과,An address counter means for generating an internal address signal while counting an address for every clock with an initial value of the first address received from the address buffer means; 상기 어드레스 버퍼수단의 출력신호를 입력받아 래치시키는 어드레스 래치 수단과,Address latch means for receiving and latching an output signal of the address buffer means; 상기 어드레스 래치수단 및 상기 어드레스 카운터수단 각각의 출력신호를 비교하여 그 동일여부에 따라 상기 어드레스 카운터수단의 활성화여부를 제어하는 어드레스모드 비교수단과,Address mode comparison means for comparing the output signals of the address latch means and the address counter means and controlling whether the address counter means is activated according to whether they are identical; 상기 패킷단위로 입력되는 어드레스 명령신호를 버스트 명령신호에 의해 순차적으로 카운팅해 나가는 버스트 카운터 수단과,Burst counter means for counting address command signals inputted in the packet unit sequentially by burst command signals; 상기 패킷단위로 입력되는 어드레스 명령신호의 버스트 길이를 저장하는 버스트 래치 수단과,Burst latch means for storing a burst length of an address command signal input in units of the packet; 상기 버스트 래치수단 및 상기 버스트 카운터수단 각각의 출력신호를 비교하여 그 동일여부를 나타내는 신호와 상기 어드레스모드 비교수단의 출력신호를 조합하여 그 조합결과에 따라 상기 어드레스 카운터수단의 활성화여부를 제어하는 버스트모드 비교수단과,A burst for comparing the output signals of each of the burst latch means and the burst counter means, combining a signal indicating whether they are the same with the output signal of the address mode comparison means, and controlling whether the address counter means is activated according to the combination result. Mode comparison means, 입력 신호를 완충하여 내부로 전달하는 다수개의 입력 버퍼수단과,A plurality of input buffer means for buffering the input signal and transmitting the same to the inside; 상기 패킷단위의 어드레스 명령신호를 일정시간동안 딜레이시켜 전달하는 클럭 딜레이수단 및,Clock delay means for delaying and transmitting the address command signal in the packet unit for a predetermined time; 상기 패킷단위의 어드레스 명령신호와 상기 클럭 딜레이수단의 출력신호를 조합하여 상기 입력 버퍼수단의 활성화여부를 상기 어드레스 명령신호의 인가여부에 따라 제어하는 입력버퍼 제어수단을 구비하는 것을 특징으로 하는 내부 어드레스 발생기.And an input buffer control means for combining the address command signal of the packet unit with the output signal of the clock delay means to control whether the input buffer means is activated or not according to whether the address command signal is applied. generator. 제 1항에 있어서, 상기 어드레스모드 비교수단은 상기 어드레스 래치수단과 어드레스 카운터 수단의 출력 신호를 각각 입력하는 제1 및 제2 익스크루시브 OR 게이트와, 상기 제1 및 제2 익스크루시브 OR 게이트의 출력 신호와 상기 패킷 신호를 논리조합한 신호를 상기 버스트모드 비교수단으로 출력하는 제1 NAND게이트로 구성된 것을 특징으로 하는 내부 어드레스 발생기.2. The apparatus of claim 1, wherein the address mode comparison means includes first and second exclusive OR gates for inputting output signals of the address latching means and the address counter means, and the first and second exclusive OR gates. And a first NAND gate for outputting a signal obtained by logically combining the output signal and the packet signal to the burst mode comparison means. 제2항에 있어서, 상기 버스트모드 비교수단은 상기 버스트 래치수단과 버스트 카운터수단의 출력 신호를 각각 입력하는 제3 및 제4 익스크루시브 OR 게이트와, 상기 제 3 및 제 4 익스크루시브 OR 게이트의 출력 신호와 상기 패킷 신호를 논리조합한 신호를 출력하는 제1 NOR 게이트와, 상기 제1 NOR 게이트의 출력 신호와 상기 제 1 NAND게이트의 출력 신호를 논리조합한 신호를 상기 어드레스 카운터 수단으로 출력하는 제 2 NOR 게이트로 구성된 것을 특징으로 하는 내부 어드레스 발생기.3. The apparatus of claim 2, wherein the burst mode comparing means includes third and fourth exclusive OR gates for inputting output signals of the burst latching means and the burst counter means, and the third and fourth exclusive OR gates. A first NOR gate for outputting a signal obtained by logically combining the output signal and the packet signal, and a signal obtained by performing a logical combination of an output signal of the first NOR gate and an output signal of the first NAND gate to the address counter means. And an internal address generator comprising: a second NOR gate; 제1항에 있어서,The method of claim 1, 상기 입력버퍼 제어수단은 상기 패킷 신호와 상기 클럭 딜레이 수단의 출력 신호를 각각 입력하는 제 2 및 제 3 NAND게이트와, 상기 제 2 및 제 3 NAND게이트와 상기 입력버퍼수단 사이에 각각 접속된 인버터와 스위치 소자로 구성된 것을 특징으로 하는 내부 어드레스 발생기.The input buffer control means may include second and third NAND gates for inputting the packet signal and the output signal of the clock delay means, and an inverter connected between the second and third NAND gates and the input buffer means, respectively. An internal address generator comprising a switch element.
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