KR100254893B1 - Separating circuit of multi-signal - Google Patents

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Abstract

PURPOSE: A separating circuit of multi-signal is provided to exclude noise generated in detecting zero cross to accurately output desired signals in separating two kinds of period signals from one multi-signal. CONSTITUTION: A zero cross detector(31) detects zero cross to invert level at the zero cross time. A peak detector(32) detects the peak of input signals to invert the level in the peak time. A first inverter(33) inverts the output signals of the zero cross detector(31). A second inverter(34) inverts the output signals of the first inverter(33). A third inverter(35) inverts the output signals of the peak detector(32). A first flipflop(36) inputs the output signals of the first inverter(33) to a data input terminal and a clear terminal, and input the output signals of the peak detector(32) to a clock terminal to output the signals input to the data input in accordance with the input of the clock and clear terminals. A second flipflop(37) outputs the signals input to a data input in accordance with the input of the clock and clear terminals. An OR gate(38) outputs a first output signal by the OR operation of the output signals of the first/second flipflop(36,37).

Description

복합신호의 분리회로Separation Circuit of Composite Signal

본 발명은 복합신호의 분리회로에 관한 것으로, 특히 두 가지의 주기신호가 서로 복합되어 있는 하나의 복합신호에서 두 가지의 주기신호를 각각 분리하여 출력하는 복합신호의 분리회로에 관한 것이다.The present invention relates to a splitting circuit of a composite signal, and more particularly, to a splitting circuit of a composite signal that separates and outputs two periodic signals from one composite signal in which two periodic signals are combined with each other.

일반적으로, 하나의 신호에 두 가지의 정보를 포함하는 경우 이 정보를 이용하기 위하여 각각의 정보에 대한 신호로 분리하여야 한다. 일례로서 모터의 회전을 감지하는 경우에 있어서 위상에 대한 정보와 회전수에 대한 정보를 함께 감지하여 하나의 신호로 출력하면 이를 각각의 위상신호와 회전수신호로 분리하여 사용하여야 한다.In general, when two pieces of information are included in one signal, the information must be separated into signals for each piece of information. As an example, in the case of detecting the rotation of the motor, if the information on the phase and the information on the number of revolutions are sensed together and output as a single signal, it should be used separately for each phase signal and the number of revolutions.

도 1은 종래 복합신호의 분리회로를 도시한 회로도로서 여기에서 도시한 바와 같이 종래의 복합신호의 분리회로는 입력신호에 대하여 입력신호의 피크를 검출하여 출력하는 피크검출기(11)와, 입력신호에 대하여 제로크로스를 검출하여 출력하는 제로크로스검출기(12)와, 제로크로스검출기(12)의 출력신호와 피크검출기(11)의 출력신호를 서로 배타적 논리합하여 출력하는 제1익스클루시브 오아게이트(13)와, 제로크로스검출기(12)의 출력신호를 반전하여 출력하는 제1반전기(14)와, 제1반전기의 출력을 다시 반전하여 출력하는 제2반전기(15)와, 제2반전기(15)의 출력신호와 제로크로스검출기(12)의 출력신호를 서로 배타적 논리합하여 출력하는 제2익스클루시브 오아게이트(16)와, 제1익스클루시브 오아게이트(13)의 출력신호가 클럭단에 입력되고 제2익스클루시브 오아게이트(16)의 출력신호가 클리어단에 입력되며 데이터입력단에 항상 하이신호가 입력되어 데이터출력단에서 제1출력신호를 출력하는 제1플립플롭(17)과, 제1익스클루시브 오아게이트(13)의 출력신호가 클럭단에 입력되고 제2익스클루시브 오아게이트(16)의 출력신호가 클리어단에 입력되며 데이터입력단에 제1플립플롭(17)의 출력신호가 입력되어 데이터출력단에서 제2출력신호를 출력하는 제2플립플롭(18)을 구비하고 있다.1 is a circuit diagram illustrating a conventional circuit for separating a composite signal. As shown here, a conventional composite signal splitting circuit includes a peak detector 11 for detecting and outputting a peak of an input signal with respect to an input signal, and an input signal. A zero exclusive detector 12 which detects and outputs a zero cross with respect to the first exclusive oragate outputting an exclusive OR of the output signal of the zero cross detector 12 and the output signal of the peak detector 11. 13), a first inverter 14 for inverting and outputting the output signal of the zero cross detector 12, a second inverter 15 for inverting and outputting the output of the first inverter again, and a second The output signal of the second exclusive oragate 16 and the first exclusive oragate 13 which output the output signal of the inverter 15 and the output signal of the zero cross detector 12 in an exclusive OR. Is input to the clock stage and the second exclusion The first flip-flop 17 outputs the first output signal from the data output terminal and the first flip-flop 17 outputs the output signal of the b oar gate 16 to the clear stage and always inputs a high signal to the data input terminal. The output signal of (13) is input to the clock stage, the output signal of the second exclusive orifice 16 is input to the clear stage, and the output signal of the first flip-flop 17 is input to the data input stage, A second flip flop 18 for outputting a second output signal is provided.

도 2는 도 1의 각부분의 파형을 도시한 파형도이다. 입력신호(A)는 일정주기의 정현파와 다른 주기의 펄스파가 복합되어 형성되는 복합신호로서 이 복합신호가 도 1의 회로에 인가되어 일정주기의 정현파에 상당하는 구형파의 제1출력(E)과 펄스파에 상당하는 제2출력신호(F)의 두 가지 신호로 각각 분리하여 출력하게 된다. 이 복합신호는 피크검출기(11)와 제로크로스검출기(12)에 인가되어 도 2에서 도시한 바와 같은 피크검출기(11)의 출력신호(C)와 제로크로스검출기(12)의 출력신호(B)의 파형을 각각 출력한다. 제로크로스검출기(12)의 출력신호(B)와 피크검출기(11)의 출력신호(C)를 서로 배타적 논리합을 하게 되면 도 2의 (D)와 같은 파형을 얻게 된다. (D)의 파형의 신호가 제1,2 플립플롭의 클럭단자에 입력되므로 (D)파형의 신호가 로레벨에서 하이레벨로 상승할 때 데이터 입력단자에 입력되는 레벨이 출력단에 출력된다. 또한 제로크로스검출기(12)의 출력신호와 제로크로스검출기(12)의 출력신호를 2개의 반전기(14,15)를 통하여 지연시킨 신호를 서로 배타적 논리합을 하게 되면 입력신호에서 제로크로스가 발생하는 각각의 위치에서 펄스가 발생된다. 이 펄스가 제1,2 플립플롭(17,18)의 클리어단에 입력되므로 클럭단자에 입력되면 제1,2 플립플롭(17,18)의 출력단은 입력신호에 대하여 제로크로스가 발생하는 위치에서 로레벌의 신호를 출력한다.FIG. 2 is a waveform diagram illustrating waveforms of respective parts of FIG. 1. The input signal A is a composite signal formed by combining a sine wave of a certain period and a pulse wave of another period, and this composite signal is applied to the circuit of FIG. 1 so that the first output E of a square wave corresponding to a sine wave of a constant period. And two signals of the second output signal F corresponding to the pulse wave and are output separately. This composite signal is applied to the peak detector 11 and the zero cross detector 12 to output the signal C of the peak detector 11 and the output signal B of the zero cross detector 12 as shown in FIG. Each waveform is output. When the output signal B of the zero cross detector 12 and the output signal C of the peak detector 11 are exclusively ORed together, a waveform as shown in FIG. 2D is obtained. Since the signal of the waveform of (D) is input to the clock terminals of the first and second flip-flops, the level input to the data input terminal is output to the output terminal when the (D) waveform signal rises from the low level to the high level. In addition, when an exclusive logical sum of a signal obtained by delaying the output signal of the zero cross detector 12 and the output signal of the zero cross detector 12 through the two inverters 14 and 15 is generated, zero cross is generated in the input signal. At each location a pulse is generated. Since the pulse is input to the clear terminal of the first and second flip-flops 17 and 18, when the pulse is input to the clock terminal, the output terminal of the first and second flip-flops 17 and 18 is positioned at the position where zero cross is generated with respect to the input signal. Output the low level signal.

종래의 분리회로에서는 제로크로스검출기의 출력신호가 에지에서 노이즈에 의한 에러 펄스가 발생할 수 있다. 이때 제1출력신호와 제로크로스검출기의 출력신호에서는 노이즈펄스가 포함되어 원하는 신호를 얻을 수 없는 경우가 발생되는 문제점이 있다.In the conventional separation circuit, an error pulse due to noise may occur at the edge of the output signal of the zero cross detector. At this time, the output signal of the first output signal and the zero cross detector includes a noise pulse, and thus, a desired signal cannot be obtained.

또한 제1,2 플립플롭을 클리어시키기 위하여 피크검출기의 출력신호를 제1,2반전기를 통하여 지연시킨 후 원래의 신호와 배타적 논리합을 하여 발생되는 신호를 이용한다. 이때 제1반전기와 제2반전기와의 사이에 커패시터를 사용하는데 이 회로를 IC화하는 경우 커패시터를 집적하는데 큰 면적을 소비하게 되므로 경제성이 악화되는 문제점이 있다.In addition, in order to clear the first and second flip-flops, a signal generated by delaying the output signal of the peak detector through the first and second inverters and performing an exclusive OR with the original signal is used. At this time, a capacitor is used between the first and the second semi-circuits, but when IC is integrated in this circuit, a large area is consumed to integrate the capacitors, thereby deteriorating economic efficiency.

상기의 문제점을 해결하기 위한 수단으로서 본 발명의 목적은 두 가지 주기신호가 서로 복합되어 있는 하나의 복합신호에서 두 가지 주기신호를 각각 분리하는데 있어서 제로크로스검출시 발생하는 노이즈를 배제하여 원하는 신호를 정확하게 출력하는 복합신호의 분리회로에 관한 것이다.As a means for solving the above problems, an object of the present invention is to remove a desired signal by eliminating noise generated during zero cross detection in separating two periodic signals from one composite signal in which two periodic signals are combined with each other. The present invention relates to a separation circuit of a composite signal that is accurately output.

본 발명의 다른 목적은 두 가지 주기신호가 서로 복합되어 있는 하나의 복합신호에서 두 가지 주기신호를 각각 분리하는데 있어서 집적화가 용이하여 경제성이 우수한 복합신호의 분리회로에 관한 것이다.Another object of the present invention relates to a separation circuit of a composite signal having excellent economic efficiency due to easy integration in separating two periodic signals from one composite signal in which two periodic signals are combined with each other.

도 1은 종래 복합신호의 분리회로를 도시한 회로도이다.1 is a circuit diagram illustrating a circuit for separating a conventional composite signal.

도 2는 도 1의 각부분의 파형을 도시한 파형도이다.FIG. 2 is a waveform diagram illustrating waveforms of respective parts of FIG. 1.

도 3은 본 발명에 따른 복합신호의 분리회로를 도시한 회로도이다.3 is a circuit diagram illustrating a separation circuit of a composite signal according to the present invention.

도 4는 도 3의 각부분의 파형을 도시한 파형도이다.4 is a waveform diagram illustrating waveforms of respective parts of FIG. 3.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

31 ... 제로크로스검출기 32 ... 피크검출기31 ... zero cross detector 32 ... peak detector

33 ... 제1반전기 34 ... 제2반전기33 ... 1st half 34 ... 2nd half

35 ... 제3반전기 36 ... 제1플립플롭35 ... 3rd relay 36 ... 1st flip flop

37 ... 제2플립플롭 38 ... 오아게이트37 ... 2nd flip flop 38 ... Oagate

39 ... 제3플립플롭39 ... 3rd flip flop

상기의 목적을 달성하기 위한 본 발명의 구체적인 수단으로서 두 가지 신호가 서로 복합되어 있는 하나의 입력신호에서 두 가지 신호를 각각 분리하여 제1출력신호와 제2출력신호를 출력하는 복합신호의 분리회로는, 입력신호에 대하여 제로크로스를 검출하여 제로크로스시점에서 레벨을 반전시켜 출력하는 제로크로스검출기와, 입력신호에 대하여 입력신호의 피크를 검출하여 피크시 레벨을 반전시켜 출 력하는 피크검출기와, 제로크로스검출기의 출력신호를 반전하여 출력하는 제1반전기와, 제1반전기의 출력신호를 다시 반전하여 출력하는 제2반전기와, 피크검출기의 출력신호를 반전하여 출력하는 제3반전기와, 제2반전기의 출력신호를 데이터입력단과 클리어단에 입력하고 피크검출기의 출력신호를 클럭단에 입력하여 클럭단과 클리어단의 입력에 따라 데이터입력단에 입력되는 신호를 출력하는 제1플립플롭과, 제1반전기의 출력신호를 데이터입력단과 클리어단에 입력하고 제3반전기의 출력신호를 클럭단에 입력하여 클럭단과 클리어단의 입력에 따라 데이터입력단에 입력되는 신호를 출력하는 제2플립플롭과, 제1플립플롭의 출력신호와 제2플립플롭의 출력신호를 논리합하여 제1출력신호를 출력하는 오아게이트 및, 제1플립플롭의 출력신호를 데이터입력단과 클리어단에 입력하고 피크검출기의 출력신호를 클럭단에 입력하여 클럭단과 클리어단의 입력에 따라 데이터입력단의 신호를 출력하여 제2출력신호를 형성하는 제2플립플롭을 구비한다.As a specific means of the present invention for achieving the above object, a separate signal separation circuit for outputting a first output signal and a second output signal by separating two signals from one input signal in which two signals are combined with each other A zero cross detector for detecting a zero cross with respect to an input signal and inverting the level at a zero cross time point, and a peak detector for detecting a peak of the input signal with respect to the input signal and inverting the peak level for output; A first half reversing the output signal of the zero cross detector and outputting the second half reversing and outputting the output signal of the first half reversal, a third half reversing and outputting the output signal of the peak detector, and Input the output signal of 2 semi-circuit to the data input terminal and clear stage, and input the output signal of the peak detector to the clock stage. According to the first flip-flop for outputting the signal input to the data input terminal, the output signal of the first semi-circuit is input to the data input terminal and the clear stage, and the output signal of the third semi-circuit is input to the clock stage, the clock stage and the clear stage A second flip-flop for outputting a signal input to the data input terminal according to the input of the second output, an orifice for outputting a first output signal by ORing the output signal of the first flip-flop and the output signal of the second flip-flop; A second flip that inputs an output signal of the flip-flop to the data input terminal and a clear terminal, inputs an output signal of the peak detector to the clock terminal, and outputs a signal of the data input terminal according to the input of the clock terminal and the clear terminal to form a second output signal; Have a flop.

이하 첨부된 도면을 참조하여 본 발명에 따른 실시예의 구성 및 작용을 설명하면 다음과 같다.Referring to the configuration and operation of the embodiment according to the present invention with reference to the accompanying drawings as follows.

도 3은 본 발명에 따른 복합신호의 분리회로를 도시한 회로도이다. 여기에서 도시한 바와 같이 일정주기의 정현파신호와 펄스신호가 서로 복합되어 있는 하나의 입력신호에서 정현파신호에 상당하는 구형파신호의 제1출력신호와 펄스신호에 상당하는 제2출력신호를 각각 분리하여 출력한다.3 is a circuit diagram illustrating a separation circuit of a composite signal according to the present invention. As shown here, the first output signal of the square wave signal corresponding to the sine wave signal and the second output signal corresponding to the pulse signal are separated from one input signal in which the sine wave signal and the pulse signal of a certain period are combined with each other. Output

이를 위하여 입력되는 복합신호에 대하여 제로크로스검출기(31)는 제로크로스를 검출하여 제로크로스시점에서 레벨을 반전시켜 출력한다. 즉 입력신호가 상승하는 동안에 검출되는 제로크로스 시점에서는 하이레벨의 신호를 출력하고 입력신호가 하강하는 동안에 검출되는 제로크로스 시점에서는 로레벨의 신호를 출력한다.To this end, the zero cross detector 31 detects the zero cross and inverts the level at the zero cross time point and outputs the composite signal. That is, a high level signal is output at the zero cross point of time detected while the input signal is rising, and a low level signal is output at a zero cross point of time detected while the input signal is falling.

피크검출기(32)는 입력신호에 대하여 입력신호의 피크를 검출하여 피크시 레벨을 반전시켜 출력하는데 입력신호가 상승하여 최고 피크값에 이르는 시점에서는 하이레벨의 신호를 출력하고 입력신호가 하강하여 최저 피크값에 이르는 시점에서는 로레벨의 신호를 출력한다.The peak detector 32 detects the peak of the input signal with respect to the input signal and inverts the peak level. When the peak value is reached, a low level signal is output.

제1반전기(33)는 제로크로스검출기의 출력신호를 반전하여 출력하고 제2반전기(34)는 제1반전기(33)의 출력신호를 다시 반전하여 출력하며 제3반전기(35)는 피크검출기(32)의 출력신호를 반전하여 출력한다.The first inverter 33 inverts and outputs the output signal of the zero cross detector, and the second inverter 34 inverts and outputs the output signal of the first inverter 33 and the third inverter 35. Outputs the inverted output signal of the peak detector 32.

제1플립플롭(36)은 디플립플롭으로서 데이터입력단, 데이터출력단, 클럭단 및 클리어단을 구비하고 있으며 제2반전기(34)의 출력신호를 데이터입력단과 클리어단에 입력하고 피크검출기(32)의 출력신호를 클럭단에 입력하여 클럭단에 입력되는 신호의 상승에지에서 데이터입력단의 입력신호의 레벨을 데이터출력단에 출력하며 클리어단의 입력신호의 하강에지에서 데이터출력단에 로레벨의 신호를 출력한다.The first flip-flop 36 has a data input stage, a data output stage, a clock stage, and a clear stage as a flip-flop. The output signal of the second inverter 34 is input to the data input stage and the clear stage, and the peak detector 32 Input signal to the clock stage to output the level of the input signal of the data input terminal to the data output stage at the rising edge of the signal input to the clock stage, and the low level signal to the data output terminal at the falling edge of the input signal of the clear stage. Output

제2플립플롭(37)도 제1플립플롭(36)과 같이 디플립플롭으로서 제1반전기(33)의 출력신호를 데이터입력단과 클리어단에 입력하고 제3반전기(35)의 출력신호를 클럭단에 입력하여 클럭단에 입력되는 신호의 상승에지에서 데이터입력단의 입력신호의 레벨을 데이터출력단에 출력하며 클리어단의 입력신호의 하강에지에서 데이터출력단에 로레벨의 신호를 출력한다.Like the first flip-flop 36, the second flip-flop 37 also inputs the output signal of the first inverter 33 to the data input terminal and the clear terminal as a de-flop flop, and the output signal of the third inverter 35. Is inputted to the clock stage to output the level of the input signal of the data input stage to the data output stage at the rising edge of the signal input to the clock stage, and to output the low level signal to the data output stage at the falling edge of the input signal of the clear stage.

제1플립플롭(36)의 출력신호와 제2플립플롭(37)의 출력신호가 오아게이트(38)에 인가되면 오아게이트(38)는 이 두신호를 논리합하여 제1출력신호를 출력한다.When the output signal of the first flip-flop 36 and the output signal of the second flip-flop 37 are applied to the oragate 38, the oragate 38 outputs the first output signal by ORing these two signals.

제3플립플롭(39)도 제1,2플립플롭(36,37)과 같이 디플립플롭으로서 제1플립플롭(36)의 출력신호를 데이터입력단과 클리어단에 입력하고 피크검출기(32)의 출력신호를 클럭단에 입력하여 클럭단과 클리어단의 입력에 따라 데이터입력단의 신호를 출력함으로써 제2출력신호를 형성한다.Similar to the first and second flip flops 36 and 37, the third flip flop 39 also inputs the output signal of the first flip flop 36 to the data input terminal and the clear terminal as a de-flop flop. A second output signal is formed by inputting an output signal to the clock terminal and outputting a signal of the data input terminal in accordance with the input of the clock terminal and the clear terminal.

도 4는 도 3의 각부분의 파형을 도시한 파형도이다. 입력신호(a)는 일정주기의 정현파와 이와 다른 주기의 펄스파가 복합되어 형성되는 복합신호로서 이 복합신호가 도 3의 회로에 인가되어 일정주기의 정현파에 상당하는 구형파의 제1출력신호(f)와 다른 주기의 펄스파에 상당하는 제2출력신호(g)를 출력한다.4 is a waveform diagram illustrating waveforms of respective parts of FIG. 3. The input signal a is a composite signal formed by combining a sine wave of a certain period and a pulse wave of another period, and this composite signal is applied to the circuit of FIG. The second output signal g corresponding to the pulse wave of the period different from f) is output.

두 가지 신호가 복합된 입력신호는 제로크로스검출기(31)와 피크검출기(32)에 인가되어 도 4에서 도시한 바와 같은 제로크로스검출기(31)의 출력신호(b)와 피크검출기(32)의 출력신호(c)의 파형을 각각 출력한다.The input signal in which the two signals are combined is applied to the zero cross detector 31 and the peak detector 32 so that the output signal b and the peak detector 32 of the zero cross detector 31 as shown in FIG. The waveform of the output signal c is output, respectively.

제로크로스검출기(31)의 출력신호(b)는 제1,2반전기(33,34)를 통하여 제1플립플롭의 데이터입력단과 클리어단에 인가되고 피크검출기(32)의 출력신호가 제1플립플롭의 클럭단에 입력되므로 제1플립플롭의 출력(d)은 피크검출기(32)의 출력신호의 상승에지에서 제로크로스검출기의 출력신호가 하이레벨이므로 하이레벨신호를 출력하게 되고 제로크로스검출기의 출력신호가 하강에지에서 출력을 클리어하므로 로레벨의 신호를 출력하게 된다.The output signal b of the zero cross detector 31 is applied to the data input terminal and the clear terminal of the first flip-flop through the first and second inverters 33 and 34, and the output signal of the peak detector 32 is applied to the first signal. Since the output d of the first flip-flop is input to the clock stage of the flip-flop, the output signal of the zero-cross detector is high level at the rising edge of the output signal of the peak detector 32, so that it outputs a high-level signal and zero-cross detector. The output signal of clears the output at the falling edge and outputs a low level signal.

제로크로스검출기(31)의 출력신호(b)는 제1반전기(33)를 통하여 제2플립플롭(37)의 데이터입력단과 클리어단에 인가되고 피크검출기(32)의 출력신호가 제3반전기(35)를 통하여 제2플립플롭(37)의 클럭단에 입력되므로 제2플립플롭(37)의 출력(e)은 피크검출기(32)의 출력신호의 하강에지에서 제로크로스검출기(31)의 출력신호가 로레벨이므로 하이레벨을 출력하게 되고 제로크로스검출기(31)의 출력신호가 상승에지에서 출력을 클리어하므로 로레벨의 신호를 출력하게 된다.The output signal b of the zero cross detector 31 is applied to the data input terminal and the clear terminal of the second flip-flop 37 via the first inverter 33, and the output signal of the peak detector 32 is applied to the third half. Since the input 35 of the second flip-flop 37 is input to the clock terminal of the second flip-flop 37 through the electricity 35, the output e of the second flip-flop 37 is zero-cross detector 31 at the falling edge of the output signal of the peak detector 32. Since the output signal of is low level, the high level is output, and the output signal of the zero cross detector 31 clears the output at the rising edge, thereby outputting the low level signal.

따라서 오아게이트(38)에서 출력되는 제1출력(f)은 제1플립플롭(36)의 출력신호(d)와 제2플립플롭(37)의 출력신호(e)를 서로 논리합하여 출력된다.Accordingly, the first output f output from the ora gate 38 is output by logically combining the output signal d of the first flip flop 36 and the output signal e of the second flip flop 37.

제1플립플롭(36)의 출력신호(d)는 제3플립플롭(39)의 데이터입력단과 클리어단에 인가되고 피크검출기(32)의 출력신호가 제3플립플롭(39)의 클럭단에 입력되므로 제3플립플롭(39)의 출력은 피크검출기(32)의 출력신호의 상승에지에서 제1플립플롭(36)의 출력신호가 대부분 로레벨이나 한 부분에서 하이레벨이므로 이때에만 제3플립플롭의 출력신호(g)는 하이레벨이 되고 제로크로스검출기(31)의 출력신호가 하강에지에서 출력을 클리어하므로 로레벨의 신호가 된다.The output signal d of the first flip flop 36 is applied to the data input terminal and the clear terminal of the third flip flop 39, and the output signal of the peak detector 32 is applied to the clock terminal of the third flip flop 39. Since the third flip-flop 39 is outputted at the rising edge of the output signal of the peak detector 32, the output signal of the first flip-flop 36 is mostly low level or high level at one part. The output signal g of the flop becomes high level, and the output signal of the zero cross detector 31 clears the output at the falling edge, thereby becoming a low level signal.

본 발명은 상기한 바와 같이 복합신호의 분리회로를 구성함으로써 제로크로스검출시 발생하는 노이즈에 의한 에러 펄스를 억제하여 안정된 분리신호를 얻을 수 있는 효과가 있다.According to the present invention, the separation circuit of the composite signal is configured as described above, thereby suppressing an error pulse caused by noise generated during zero cross detection, thereby obtaining a stable separation signal.

또한 본 발명은 제로크로스 신호의 지연용 커패시터의 사용을 배제함으로써 집적회로화 하는 경우 면적을 감소시킴으로써 경제성을 향상시키는 효과가 있다.In addition, the present invention has the effect of improving the economics by reducing the area when integrated circuit by eliminating the use of the delay capacitor of the zero cross signal.

Claims (1)

두 가지 신호가 서로 복합되어 있는 하나의 입력신호에서 두 가지 신호를 각각 분리하여 제1출력신호와 제2출력신호를 출력하는 복합신호의 분리회로에 있어서,In the separation circuit of the composite signal for outputting the first output signal and the second output signal by separating the two signals from one input signal in which the two signals are combined with each other, 입력신호에 대하여 제로크로스를 검출하여 제로크로스시점에서 레벨을 반전시켜 출력하는 제로크로스검출기와,A zero cross detector for detecting a zero cross with respect to an input signal and inverting and outputting a level at a zero cross point of time; 입력신호에 대하여 입력신호의 피크를 검출하여 피크시 레벨을 반전시켜 출력하는 피크검출기와,A peak detector for detecting a peak of the input signal with respect to the input signal and inverting the peak level to output the peak signal; 제로크로스검출기의 출력신호를 반전하여 출력하는 제1반전기와,A first inverter for inverting and outputting the output signal of the zero cross detector; 상기 제1반전기의 출력신호를 다시 반전하여 출력하는 제2반전기와,A second inverter for inverting and outputting an output signal of the first inverter again; 상기 피크검출기의 출력신호를 반전하여 출력하는 제3반전기와,A third inverter for inverting and outputting the output signal of the peak detector; 상기 제2반전기의 출력신호를 데이터입력단과 클리어단에 입력하고 상기 피크검출기의 출력신호를 클럭단에 입력하여 상기 클럭단과 클리어단의 입력에 따라 데이터입력단에 입력되는 신호를 출력하는 제1플립플롭과,A first flip which inputs an output signal of the second half circuit to a data input terminal and a clear terminal, inputs an output signal of the peak detector to a clock terminal, and outputs a signal input to a data input terminal according to the input of the clock terminal and the clear terminal; Flop, 상기 제1반전기의 출력신호를 데이터입력단과 클리어단에 입력하고 상기 제3반전기의 출력신호를 클럭단에 입력하여 상기 클럭단과 클리어단의 입력에 따라 데이터입력단에 입력되는 신호를 출력하는 제2플립플롭과,Inputting the output signal of the first half circuit to the data input terminal and the clear terminal, and outputting the signal input to the data input terminal according to the input of the clock terminal and the clear terminal by inputting the output signal of the third half circuit to the clock terminal. With 2 flip flops, 상기 제1플립플롭의 출력신호와 상기 제2플립플롭의 출력신호를 논리합하여 상기 제1출력신호를 출력하는 오아게이트 및,An OR gate which outputs the first output signal by ORing the output signal of the first flip flop and the output signal of the second flip flop; 상기 제1플립플롭의 출력신호를 데이터입력단과 클리어단에 입력하고 상기 피크검출기의 출력신호를 클럭단에 입력하여 클럭단과 클리어단의 입력에 따라 데이터입력단의 신호를 출력하여 상기 제2출력신호를 형성하는 제2플립플롭을 포함하여 구성되는 것을 특징으로 하는 복합신호의 분리회로.The output signal of the first flip-flop is input to the data input terminal and the clear terminal, the output signal of the peak detector is input to the clock terminal, and the signal of the data input terminal is output according to the input of the clock terminal and the clear terminal to output the second output signal. And a second flip-flop to be formed.
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