KR100253727B1 - 증폭 회로 - Google Patents

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니시무로 타이죠
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Abstract

종래에는, 기준 전위가 다른 회로계 사이에서 그 기준 전위간의 임피던스에 기인하는 노이즈를 제거하여 신호를 송신하는 경우, 송신측에 차동 신호를 생성하는 회로가 필요하고, 수신측에 차동 입력형의 입력 증폭기가 필요하기 때문에, 비용과 점유 면적이 증대한다.
본 발명에서는, 그 입력 단자가 수신측 회로의 기준 전위에 접속되고, 그 출력 단자가 송신 신호가 입력되는 출력 증폭기의 입력 단자에 접속되며, 게인이 출력 증폭기의 게인의 역수인 기준 전위차 캔슬 회로를 송신측의 회로에 설치한다.

Description

증폭 회로{AN AMPLIFIER}
본 발명은 아날로그 증폭 회로에 관한 것으로, 특히 기준 전위가 상이한 별도의 회로계로 송출하는 아날로그 출력 신호에 상호 기준 전위 사이의 차이에 의한 노이즈를 발생시키지 않는 예컨대, 오디오 회로 등에 이용되는 증폭 회로에 관한 것이다.
근래, 전자 회로 시스템은 복잡해지고 있고, 복수의 기판상에 회로를 구성하여, 이들 복수의 회로계를 배선으로 접속하는 일이 많아져 왔다. 이 때문에, 각 기판상의 회로계의 기준 전위(그랜드) 사이를 접속한 경우, 기준 전위 사이에 전류가 흐르거나, 이 배선이 안테나가 되어 노이즈를 타는 것에 의해 다른 회로계 사이에서 기준 전위차가 발생할 경우가 많다. 이 전위차는 통상, 매우 유해한 노이즈 성분을 포함하고 있기 때문에, 특히 아날로그 회로를 큰 손상을 받게 된다.
또한, 근래 회로의 디지탈화가 진행되어 왔기 때문에, 아날로그/디지탈 혼재의 시스템이 많아지고 있다. 디지탈 회로는 3~5V의 대진폭 펄스로 신호의 교환을 행하기 때문에, 큰 노이즈를 발생시킨다. 이 경우, 전술한 메카니즘에 의해 발생하는 노이즈는 매우 커지고, 아날로그 회로의 성능의 열화는 격심해진다. 따라서, 이러한 노이즈를 어떻게 아날로그부에 악영향을 미치지 않도록 할지가 매우 중요시 되고 있다.
도 15는 서로 다른 기판상에 구성한 2개의 회로계의 기준 전위(그랜드)간에 노이즈가 발생하는 메카니즘을 나타낸다. 2개의 회로계 사이의 화살표는 신호의 송수신 방향을 나타낸다. 회로계1로부터 회로계2로의 신호의 전송에 총 I1의 전류가 흐르고, 회로계2로부터 회로계1로의 신호의 전송에 총 I2의 전류가 흐른다고 하면, 2개의 기판의 기준 전위간의 접속 라인에는 회로계1로부터 회로계2로 I1­I2의 전류가 흐른다. 또, 이 접속 라인이 안테나의 역할을 하는 경우, 전파의 파형에 의해 유입되는 노이즈에 의한 전류 In도 흐른다. 이 기준 전위 접속 라인이 임피던스 Z를 가지고 있다고 하면, 2개의 회로계 사이의 기준 전위차 Vx는,
Vx = Z × (I2 - I1 + In)
으로 표시된다.
이 식에 있어서, I1, I2는 신호의 전송시에 반드시 발생하는 것으로, 시스템이 커지고, 디지탈 회로가 증가함에 따라 그 크기가 커진다. 또한 디지탈 회로가 증가하여 불필요한 방사량이 증가하고, 또한 기준 전위 접속 라인이 길어질수록 In도 커진다. 임피던스 Z도 기준 전위 접속 라인이 길어질수록 커진다. 따라서, 대규모이고 또한 디지탈부가 큰 시스템일수록, 기준 전위가 Vx는 커진다고 볼 수 있다.
이 기준 전위차 Vx의 DC 성분은 커플링 콘덴서로 차단할 수 있지만, AC 성분은 아날로그 신호의 전송시에 신호 성분에 중첩하여, 전달 성능을 악화시켜 버린다.
이것을 회피하기 위해서, 종래에는 차동 출력형의 신호 전송 회로가 사용되고 있다. 도 14는 이 신호 전송 회로의 일례를 나타낸다. 이 회로는 신호 출력측 회로계1의 출력단에 설치되고, 송신해야 할 신호 eil의 차동 신호 eo+, eo-를 생성하는 반전형 아날로그 증폭기(1, 2, 3)로 이루어진 증폭 회로와, 신호 입력측 회로계2의 입력단에 설치되며, 차동 신호 eo+, eo-가 입력되는 차동 증폭기와, 차동 신호를 전송하는 2개의 신호 라인에 의해 구성된다. 차동 출력으로 신호를 송신하고, 차동 입력으로 신호를 수신함으로써 기준 전위가 공통이 아니기 때문에 발생하는 노이즈 성분을 캔슬하고 있다. 즉, 도 14에 있어서,
R2 / R1 = 1, R21 / R11 = R22 / R12 = A
로 하면, 회로계1의 기준 전위1에서 본 회로계1의 출력 전위 eo+, eo-는
eo+ = A × ei1, eo- = -A × ei1
이 된다. 회로계2의 차동 증폭기에서 본 eo+와 eo-는, 회로계2의 기준 전위2를 기준으로 하므로,
eo+ = A × ei1 + Vx, eo- = -A × eil + Vx
가 된다. 회로계2의 차동 증폭기의 게인을 A'로 하면, 차동 증폭기의 출력 전위 eo2는,
eo2 = A' [ (eo+) - (eo-) ]
= A' [ (Aei1 + Vx) - (-Aei1 + Vx) ]
= A' × 2Aei1
이 되고, 노이즈 Vx가 출력 전위 eo2로 나타나지 않도록 할 수 있다.
그러나, 종래의 회로에서는, 1채널당 송신측에서 3개의 출력 증폭기와 2개의 신호 라인이 필요하게 되고, 또 신호를 받는 측에서 차동 입력의 증폭기가 필요하기 때문에, 비용이나 점유 면적이 증대한다.
본 발명은 상기 과제를 감안하여, 비용이나 점유 면적을 거의 증대시키지 않고, 노이즈 성분이 생기는 일 없이 신호의 전송을 행하는 회로를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예를 나타내는 도면.
도 2는 반전형 증폭기를 이용한 본 발명의 실시예를 나타내는 도면.
도 3은 단일 전원의 반전형 증폭기를 이용한 본 발명의 실시예를 나타내는 도면.
도 4는 정전형 증폭기를 이용한 본 발명의 실시예를 나타내는 도면.
도 5는 단일 전원의 정전형 증폭기를 이용한 본 발명의 실시예를 나타내는 도면.
도 6은 차동 증폭기를 이용한 본 발명의 실시예를 나타내는 도면.
도 7은 단일 전원의 차동 증폭기를 이용한 본 발명의 실시예를 나타내는 도면.
도 8은 반전형 증폭기를 이용하여 기준 전위차 캔슬 회로의 입력선을 공통으로 한 본 발명의 실시예를 나타내는 도면.
도 9는 정전형 증폭기를 이용하여 기준 전위차 캔슬 회로의 입력선을 공통으로 한 본 발명의 실시예를 나타내는 도면.
도 10은 반전형 증폭기를 이용하여 기준 전위차 캔슬 회로를 공통으로 한 본 발명의 실시예를 나타내는 도면.
도 11은 정전형 증폭기를 이용하여 기준 전위차 캔슬 회로를 공통으로 한 본 발명의 실시예를 나타내는 도면.
도 12는 스위치드 커패시터를 반전형 증폭기에 이용한 본 발명의 실시예를 나타내는 도면.
도 13은 스위치드 커패시터와 저항과의 등가 관계를 나타내는 도면.
도 14는 종래 기술을 나타내는 도면.
도 15는 2개의 회로계 사이에서 기준 전위차가 발생하는 메카니즘을 설명하는 도면.
＜ 도면의 주요 부분에 대한 부호의 설명 ＞
3 : 기준 전위차 캔슬 회로
21, 41, 51, 61, 71 : 연산 증폭기
Z : 기준 전위1과 기준 전위2 사이의 임피던스
Vx : 임피던스 Z에 생기는 노이즈
본 발명은 상기 과제를 해결하기 위해, 제1 기준 전위에 기초하여 제1 신호를 증폭하는 아날로그 증폭기를 갖는 제1 회로계와, 제1 회로계의 아날로그 증폭기의 출력단에 접속되고, 제2 기준 전위에 기초하여 아날로그 증폭기의 출력 신호를 증폭하는 제2 회로계와, 입력 단자가 제2 회로계의 제2 기준 전위에 접속되며, 출력 신호가 제1 신호와 함께 아날로그 증폭기의 입력 단자에 공급되고, 그 입력 단자로부터 아날로그 증폭기의 출력 단자까지의 게인이 1인 기준 전위차 캔슬 회로를 구비한다.
이하, 도면을 참조하여 본 발명의 실시의 형태를 설명한다.
도 1은 본 발명의 실시예를 나타낸다.
도 1에 나타낸 실시예에 있어서, 회로계1과 회로계2는 예컨대 서로 다른 기판상에 설치되고, 회로계1의 기준 전위는 회로계2의 기준 전위와 다르며, 회로계1로부터 회로계2로 아날로그 신호를 송신하는 것으로 한다.
회로계1의 기준 전위1과 회로계2의 기준 전위2는, 통상은 최저 전위로서 그랜드라고 한다. 여기서는 다른 접지 전위 마크로 나타내고 있다. 2개의 회로계의 기준 전위의 사이는, 임피던스 Z를 통해 접속되어 있다. 임피던스 Z의 양단에는 전술한 이유에 의해 노이즈 Vx가 발생하고 있는 것으로 한다.
회로계1에 있어서, 신호 ei1은, 게인이 A인 아날로그 증폭기1의 입력 단자에 공급된다. 아날로그 증폭기1의 출력 신호는 회로계2에 송신된다. 기준 전위차 캔슬 회로(3)가 없는 경우, 회로계2의 아날로그 증폭기2의 입력 신호는 회로계2의 기준 전위2를 기준으로 하면, A × ei1 + Vx가 되고, 2개의 회로계의 기준 전압의 차이 Vx가 그대로 회로계2에 입력되게 된다. 그래서, 게인이 (1/A)인 기준 전위차 캔슬 회로(3)를 회로계1에 설치하고, 그 입력 단자를 회로계2의 기준 전위2인 접지점에 접속하여, 기준 전위차 캔슬 회로의 출력 신호를 신호 ei1과 함께 아날로그 증폭기1의 입력 단자에 공급한다.
이 경우, 회로계1의 기준 전위1을 기준으로 한 아날로그 증폭기1의 출력 신호 eo1은,
eo1 = A × ei1 + A × (1/A) × (-Vx)
= A × ei1 - Vx
가 된다. 회로계2의 기준 전위2를 기준으로 한 아날로그 증폭기2의 입력 신호 ei2는,
ei2 = A × ei1 - Vx + Vx
= A × ei1
이 되고, 노이즈 성분 Vx를 제거할 수 있다.
도 2는 도 1에 나타낸 아날로그 증폭기1에 반전형 증폭기를 이용한 경우의 본 발명의 실시예를 나타낸다. 회로계1에 있어서, 신호 eil은 저항 R1을 통해 연산 증폭기(21)의 반전 입력 단자에 공급되고, 연산 증폭기(21)의 반전 입력 단자는 저항 R2를 통해 연산 증폭기(21)의 출력 단자에 접속된다. 연산 증폭기(21)의 출력 단자는 회로계2의 아날로그 증폭기2의 입력 단자에 접속된다. 또한, 회로계2의 기준 전위는 회로계1의 기준 전위차 캔슬 회로(3)의 입력 단자 IN에 접속된다. 기준 전위차 캔슬 회로(3)는 저항을 이용한 분압 회로로서, 기준 전위차 캔슬 회로(3)의 입력 단자 IN과 회로계1의 기준 전위1 사이에 저항 R3 및 저항 R4가 직렬로 접속되며, 저항 R3과 저항 R4의 접속점이 기준 전위차 캔슬 회로(3)의 출력 단자 OUT이 된다. 기준 전위차 캔슬 회로(3)의 출력 단자 OUT은 연산 증폭기(21)의 비반전 입력 단자에 접속된다.
본 실시예에 있어서, 아날로그 증폭기1의 반전 입력 신호에서 본 아날로그 증폭기1의 게인 A-는,
A- = -R2 / R1
이고, 아날로그 증폭기1의 비반전 입력 신호에서 본 아날로그 증폭기1의 게인 A+는,
A+ = (R1+R2) / R1
이 된다. 따라서, 기준 전위차 캔슬 회로(3)에 있어서,
R4 / (R4+R3) = 1 / (A+)
= R1 / (R1+R2)
즉,
R4 / R3 = R1 / R2
로 하면, 기준 전위차 캔슬 회로(3)의 입력 단자 IN에서 아날로그 증폭기1의 출력 단자까지의 게인이 1이 된다. 이 경우, 회로계1의 기준 전위1을 기준으로 한 아날로그 증폭기1의 출력 전위 eo1은,
eo1 = (-R2/R1) × ei1 - Vx
가 된다. 따라서, 회로계2의 기준 전위2를 기준으로 한 아날로그 증폭기2의 입력 전위 ei2는,
ei2 = (-R2/R1) × ei1 - Vx + Vx
= (-R2/R1) × ei1
이 되고, 노이즈 Vx를 캔슬할 수 있다.
도 3은 아날로그 증폭기1에 반전 입력형 증폭기를 이용하고, 또한 단일 전원인 경우의 본 발명의 실시예를 나타낸다. 본 실시예의 아날로그 증폭기1은 연산 증폭기(21)와 저항 R1, R2로 이루어진 도 2에 나타낸 아날로그 증폭기와 동일한 것이다. 신호 ei1은 저항 R1을 통해 연산 증폭기(21)의 반전 입력 단자에 공급되며연산 증폭기(21)의 출력 단자는 커플링 콘덴서(C1)를 통해 회로계2의 아날로그 증폭기2의 입력 단자에 접속된다. 한편, 회로계2의 기준 전위는 커플링 콘덴서 C2를 통해 회로계1의 기준 전위차 캔슬 회로(3)의 입력 단자 IN에 접속된다. 기준 전위차 캔슬 회로(3)는 회로계1의 전원 전위(도면에서는 VDD로 나타낸다)와 기준 전위 사이에 직렬 접속된 저항 R3 및 저항 R4와, 기준 전위차 캔슬 회로(3)의 입력 단자 IN과 저항 R3, R4의 접속점 사이에 설치된 저항 R5로 이루어진다. 저항 R3, R4의 접속점이 기준 전위차 캔슬 회로(3)의 출력 단자 OUT이 되며, 연산 증폭기(21)의 비반전 입력 단자와 접속된다.
도 2에 나타낸 실시예에 있어서, 아날로그 증폭기1의 입력 신호 ei1이 기준 전위인 그랜드를 중심으로 진동하므로, 아날로그 증폭기용으로 플러스와 마이너스의 2개의 전원이 필요해진다. 본 실시예와 같이, 단일 전원밖에 이용하지 않을 경우에는 그랜드를 기준으로 하여 신호를 진동할 수 없으므로, 그랜드와는 별도로 신호용 기준 전위 Vref를 생성할 필요가 있다. Verf는 통상, 전원 전위의 절반의 전위로 설정된다. 이 경우, 아날로그 증폭기1의 입력 신호 ei1은,
ei1 = es + Vref
가 된다. 여기서, es는 입력 신호이고 통상, DC 성분을 포함하지 않으며, ei1은 Vref를 중심으로 진폭이 진동하게 된다. 도 3에 나타낸 기준 전위차 캔슬 회로(3)는 Vref 생성 회로도 겸하고 있다. Vref는 DC 값으로, 전원 전위와 기준 전위 사이를 저항 R3과 저항 R4로 분압하여 생성하고 있다. 단, 전원 전위가 불안정한 경우는 일정 전위를 만들고, 이것을 저항 R3과 저항 R4로 분압하는 방법도 생각할 수 있다.
도 3에 나타낸 기준 전위차 캔슬 회로(3)의 입력 단자 IN은, 도 2에 나타낸 실시예와 다르며, 커플링 콘덴서(C2)를 통해 회로계2의 기준 전위에 접속되어 있다. 이 때문에, 노이즈 Vx의 AC 성분만이 기준 전위차 캔슬 회로(3)에 입력된다. 따라서, 노이즈 Vx의 DC 성분은 캔슬되지 않게 되지만, 단일 전원의 경우는 아날로그 증폭기1의 출력 단자와 아날로그 증폭기2의 입력 단자가 커플링 콘덴서(C1)를 통해 접속되어 있으므로, Vx의 DC 성분을 캔슬할 필요가 없다. Vx의 AC 성분에 대한 기준 전위차 캔슬 회로(3)의 게인은 도 2에 있어서의 저항 R4를 저항 R3과 저항 R4의 병렬 접속으로 대체하는 것으로 동일하게 요구된다. 이 병렬 접속의 저항치를 R4'라고 하면,
R4' = R3 × R4 / (R3+R4)
이고, 노이즈를 캔슬하기 위해서는,
R4' / (R4'+R5) = 1/(A+)
= R1 / (R1+R2)
이 성립하면 된다. 따라서,
R4' / R5 = R1 / R2
(R3×R4) / [(R3+R4)×R5] = R1/R2
라고 하면, 도 2에 나타낸 경우와 동일하게 노이즈 Vx의 AC 성분을 캔슬할 수 있다.
도 4는 아날로그 증폭기에 정전형 증폭기를 이용한 경우의 본 발명의 실시예를 나타낸다.
본 실시예에 있어서, 신호 ei1은, 연산 증폭기(41)의 비반전 입력 단자에 공급되고, 연산 증폭기(41)의 출력 단자는 회로계2의 아날로그 증폭기2의 입력 단자에 접속된다. 또한, 회로계2의 기준 전위는 기준 전위차 캔슬 회로(3)의 입력 단자 IN에 접속된다. 기준 전위차 캔슬 회로(3)에 있어서, 기준 전위차 캔슬 회로(3)의 입력 단자 IN은 저항 R3을 통해 연산 증폭기(42)의 반전 입력 단자에 접속되며, 연산 증폭기(42)의 반전 입력 단자는 저항 R4를 통해 연산 증폭기(42)의 출력 단자에 접속된다. 연산 증폭기(42)의 비반전 입력 단자는 회로계1의 기준 전위에 접속된다. 연산 증폭기(42)는 Vx를 (-R4/R3)배한 것을 로우 임피던스로 기준 전위차 캔슬 회로(3)의 출력 단자 OUT에 출력하는 버퍼 증폭기의 역할을 하고 있다.
여기서, 아날로그 증폭기1의 반전 입력 신호에서 본 아날로그 증폭기1의 게인 A-는,
A- = -R2/R1
이므로,
R4 / (R4+R5) = R1/R2
로 하면, 기준 전위차 캔슬 회로(3)의 입력 단자 IN으로부터 아날로그 증폭기1의 출력 단자까지의 게인은 1이 된다. 그 결과,
eo1 = ei1 × (R1+R2) / R1 - Vx
ei2 = eo1 + Vx
= eil × (R1+R2) / R1
이 되고, 아날로그 증폭기2의 입력 신호 ei2에 노이즈 Vx가 나타나지 않게 할 수 있다.
도 5는 도 4에 나타낸 회로를 단일 전원으로 동작시키는 경우의 실시예를 나타낸다. 도 5에 나타낸 실시예에 있어서, 아날로그 증폭기1에는 도 4에 나타낸 정전형 증폭기가 이용된다. 연산 증폭기(51)의 비반전 입력 단자에 신호 ei1이 공급되고, 연산 증폭기(51)의 반전 입력 단자는 저항 R1을 통해 기준 전위차 캔슬 회로(3)의 출력 단자 OUT에 접속되는 동시에, 저항 R2를 통해 연산 증폭기(51)의 출력 단자에 접속된다. 연산 증폭기(51)의 출력 단자는, 커플링 콘덴서(C1)를 통해 회로계2의 아날로그 증폭기2의 입력 단자에 접속된다. 또한, 기준 전위차 캔슬 회로(3)의 입력 단자 IN은 커플링 콘덴서(C2)를 통해 회로계2의 기준 전위에 접속된다. 기준 전위차 캔슬 회로(3)에 있어서, 기준 전위차 캔슬 회로(3)의 입력 단자 IN은 저항 R3을 통해 연산 증폭기(52)의 반전 입력 단자에 접속되며, 연산 증폭기(52)의 반전 입력 단자는 저항 R4를 통해 연산 증폭기(52)의 출력 단자에 접속된다. 연산 증폭기(52)의 비반전 입력 단자는 회로계1의 기준 전위에 대하여 일정한 전위차를 갖는 또 하나의 기준 전위 Vref에 접속된다. 이 Vref는 도 3의 설명에서 기술한 바와 같이, 전원 전위 VDD와 기준 전위를 저항 분압하여 만드는 경우와 정전압원으로부터 공급하는 경우가 있다.
본 실시예에 있어서도, 도 4에 나타낸 실시예에서 표시한 식을 충족시키는 것으로, Vx의 AC 성분을 캔슬할 수 있다. 즉,
R3 / R4 = R1 / R2
로 하면, 기준 전위차 캔슬 회로(3)의 입력 단자 IN에서 아날로그 증폭기1의 출력 단자까지의 게인은 1이 되고, 아날로그 증폭기2의 입력 신호의 노이즈를 캔슬할 수 있다. 본 실시예에 있어서, 도 3에 나타낸 실시예와 같이, 기준 전위차 캔슬 회로(3)는 Vref 생성 회로를 겸하고 있다.
도 6은 아날로그 증폭기1에 차동 증폭기를 이용한 경우의 본 발명의 실시예를 나타낸다.
본 실시예에 있어서, 신호 ei-는 저항 R1을 통해 연산 증폭기(61)의 반전 입력 단자에 공급되고, 연산 증폭기(61)의 반전 입력 단자는 저항 R2를 통해 연산 증폭기(61)의 출력 단자에 접속된다. 또한, 신호 ei+는 저항 R3을 통해 연산 증폭기(61)의 비반전 입력 단자에 공급된다. 연산 증폭기(61)의 출력 단자는 회로계2의 아날로그 증폭기2의 입력 단자에 접속된다. 한편, 회로계2의 기준 전위는 기준 전위차 캔슬 회로(3)의 입력 단자 IN에 접속된다. 기준 전위차 캔슬 회로(3)는 그 입력 단자 IN과 회로계1의 기준 전위1 사이에 직렬로 접속된 저항 R4, R5로 이루어진다. 저항 R4, R5의 접속점이 기준 전위차 캔슬 회로(3)의 출력 단자 OUT이 되고, 연산 증폭기(61)의 비반전 입력 단자에 접속된다.
본 실시예에 있어서, 아날로그 증폭기1의 출력 신호 eo1은,
eo1 = (ei+)×R4×(R1+R2)/[(R3+R4')×R1]-(ei-)×R2/R1
이 된다. 여기서,
R4' = R4 × R5 / (R4+R5)
이다.
비반전 입력 신호로부터 본 아날로그 증폭기1의 게인 A+는 도 2에 나타낸 경우와 같이,
A+ = (R1+R2) / R1
이다. 또한, 기준 전위차 캔슬 회로(3)의 입력 단자 IN에서 출력 단자 OUT까지의 게인 A'는,
A' = R3' / (R3'+R4)
이다. 여기서,
R3' = R3 × R5 / (R3+R5)
이다. A' = 1/(A+)라고 하면 Vx를 캔슬할 수 있으므로,
R3' / (R3'+R4) = R1 / (R1+R2)
따라서,
R3' / R4 = R1 / R2
R3 × R5 / [(R3+R5) × R4] = R1 / R2
라고 하면, Vx를 캔슬할 수 있다.
도 7은 도 6에 나타낸 회로를 단일 전원으로 동작시키는 경우의 실시예를 나타낸다.
도 7에 나타낸 실시예에 있어서, 차동형 아날로그 증폭기는, 도 6에 나타낸 차동형 아날로그 증폭기와 동일하다. 연산 증폭기(71)의 출력 단자는 커플링 콘덴서(C1)를 통해 회로계2의 아날로그 증폭기2의 입력 단자에 접속된다. 회로계2의 기준 전위는 커플링 콘덴서(C2)를 통해 기준 전위차 캔슬 회로(3)의 입력 단자 IN에 접속된다. 기준 전위차 캔슬 회로(3)는 회로계1의 전원 전위와 기준 전위간에 직렬로 접속된 저항 R4, R5와, 저항 R4, R5의 접속점과 기준 전위차 캔슬 회로(3)의 입력 단자 IN간에 접속된 저항 R6으로 이루어지고, 저항 R4, R5의 접속점이 기준 전위차 캔슬 회로(3)의 출력 단자 OUT이 되며, 연산 증폭기(71)의 비반전 입력 단자에 접속된다.
본 실시예에 있어서, 도 6에 나타낸 실시예의 R4를 R4×R5/(R4+R5)로 대체하는 것으로, Vx를 캔슬하는 저항의 조건을 구할 수 있다. 본 실시예의 기준 전위차 캔슬 회로(3)는 도 3 및 도 5에 나타낸 실시예와 같이, Vref 생성 회로를 겸하고 있다.
도 8은 도 3에 나타낸 회로가 2채널분인 경우, 기준 전위차 캔슬 회로(3)의 입력 단자 IN과 회로계2의 기준 전위2를 연결하는 라인을 공통으로 한 실시예를 나타낸다.
본 실시예에서는 회로계1에 도 3과 동일한 아날로그 증폭기와 기준 전위차 캔슬 회로(3)가 각각 2개 설치되고, 각각의 아날로그 증폭기(1a, 1b)의 출력 신호는 각각 커플링 콘덴서(C1a, C1b)를 통해 회로계2의 입력 아날로그 증폭기(2a, 2b)에 공급된다. 한편, 각 회로의 기준 전위차 캔슬 회로(3)의 입력 단자 IN은 공통의 커플링 콘덴서(C2)를 통해 회로계2의 기준 전위2에 접속된다. 이와 같이, 본 실시예에서는 DC 성분을 차단하는 콘덴서(C2)를 1개로 할 수 있고, 회로의 부품수를 줄일 수 있다. 또, 3채널 이상이 되었을 경우도 동일하게 기준 전위차 캔슬 신호의 입력 신호 라인을 공통으로 할 수 있다.
또한, 도 8에 나타낸 실시예는 단일 전원의 경우이지만, 도 2에 나타낸 실시예와 같이 2전원의 경우도 동일하게 기준 전위차 캔슬 회로(3)와 회로계2의 기준 전위간의 접속 라인을 공통으로 할 수 있다.
도 9는 도 5에 나타낸 회로가 2채널 있을 경우, 도 8에 나타낸 실시예와 동일하게 기준 전위차 캔슬 회로(3)의 입력 신호 라인을 공통으로 한 실시예를 나타낸다.
본 실시예에서는 회로계1에 도 5와 동일한 아날로그 증폭기와 기준 전위차 캔슬 회로(3)가 각각 2개 설치되고, 각각의 아날로그 증폭기(1a, 1b)의 출력 신호는 각각 커플링 콘덴서(C1a, C1b)를 통해 회로계2의 입력 증폭기(2a, 2b)에 공급되는 동시에, 2개의 기준 전위차 캔슬 회로(3)의 입력 단자 IN은 공통의 콘덴서(C2)를 통해 회로계2의 기준 전위2에 접속된다. 본 실시예에 있어서, 도 8에 나타낸 실시예와 동일하게, 회로의 부품수를 줄일 수 있다. 또, 3채널 이상이 되었을 경우도 동일하게 하여 기준 전위차 캔슬 회로(3)의 입력 신호 라인을 공통으로 할 수 있다.
또한, 도 9에 나타낸 실시예는 단일 전원의 경우이지만, 도 4에 나타낸 바와 같은 2전원의 경우도 동일하게 기준 전위차 캔슬 회로(3)의 입력 단자와 회로계2의 기준 전위간의 접속 라인을 공통으로 할 수 있다.
도 10은 도 3에 나타낸 회로가 2채널분 있는 경우, 양 회로의 기준 전위차 캔슬 회로(3)를 공통으로 한 실시예를 나타낸다. 회로계1에는 도 3에 나타낸 것과 동일한 기준 전위차 캔슬 회로(3)가 1개 설치되고, 도 3에 나타낸 것과 동일한 반전형 아날로그 증폭기(1a, 1b)가 2개 설치된다. 아날로그 증폭기(1a, 1b)의 출력 신호는 각각 커플링 콘덴서(C1a, C1b)를 통해 회로계2의 입력 증폭기(2a, 2b)에 공급되고, 기준 전위차 캔슬 회로(3)의 입력 단자 IN은 커플링 콘덴서(C2)를 통해, 회로계2의 기준 전위2에 접속되며, 기준 전위차 캔슬 회로(3)의 출력 단자 OUT은 2개의 아날로그 증폭기(1a, 1b)의 비반전 입력 단자에 접속된다. 본 실시예에서는 도 8에 나타낸 실시예보다도 더욱 부품수를 삭감할 수 있다. 또, 3채널 이상이 되었을 경우도 동일하게 기준 전위차 캔슬 회로(3)를 공통으로 할 수 있다.
또한, 도 10에 나타낸 실시예는 단일 전원의 경우이지만, 도 2와 같은 2전원의 경우도 동일하게 기준 전위차 캔슬 회로(3)를 공통으로 할 수 있다.
도 11은 도 5에 나타낸 회로가 2채널분 있는 경우, 양 회로의 기준 전위차 캔슬 회로(3)를 공통으로 한 실시예를 나타낸다. 회로계1에는 도 5에 나타낸 것과 동일한 기준 전위차 캔슬 회로(3)가 1개 설치되고, 도 5에 나타낸 것과 동일한 정전형 아날로그 증폭기(1a, 1b)가 2개 설치된다. 아날로그 증폭기(1a, 1b)의 출력 신호는 각각 커플링 콘덴서(C1a, C1b)를 통해 회로계2의 입력 증폭기(2a, 2b)에 공급된다. 기준 전위차 캔슬 회로(3)의 입력 단자 IN은 커플링 콘덴서(C2)를 통해 회로계2의 기준 전위2에 접속되고, 기준 전위차 캔슬 회로(3)의 출력 단자 OUT은 2개의 연산 증폭기의 반전 입력 단자에 저항(R1a, R1b)을 통해 접속된다. 본 실시예에서는 도 9에 나타낸 실시예보다도 더욱 부품수를 삭감할 수 있다. 또, 3채널 이상으로 되었을 경우도 동일하게 기준 전위차 캔슬 회로(3)를 공통으로 할 수 있다.
또한, 도 11에 나타낸 실시예는 단일 전원의 경우이지만, 도 4에 나타낸 바와 같은 2전원의 경우도 동일하게 기준 전위차 캔슬 회로(3)를 공통으로 할 수 있다.
도 12는 아날로그 증폭기와 스위치드 커패시터를 사용한 본 발명의 실시예를 나타낸다. 본 실시예에서는 도 2에 나타낸 실시예의 증폭기에 접속되어 있는 저항(R1, R2)을 스위치드 커패시터로 대체한 것이다. 스위치드 커패시터는 도 13에 나타낸 바와 같이, 커패시터(C)와, 가동 접점이 커패시터(C)의 제1 단자에 접속되고, 고정 접점이 단자(a)와 기준 전위에 접속된 스위치(SWa)와, 가동 접점이 커패시터(C)의 제2 단자에 접속되고, 고정 접점이 단자(b)와 기준 전위에 접속된 스위치(SWb)에 의해 구성된다. 이 스위치드 커패시터 회로는 도 13에 나타낸 바와 같이 저항 R과 다음 식의 관계에 의해 등가라고 볼 수 있다.
T/C = R
여기서, T는 SWa, SWb의 개폐의 주기이다. 이 식은 f=1/T에 대하여 신호의 주파수가 충분히 낮은 경우에 성립한다. 도 12에 있어서의 SW1, SW2, C1이 도 2에 있어서의 R1에 대응하고, 도 12에 있어서의 SW2, SW3, C2가 도 2에 있어서의 R2에 대응한다.
스위치드 커패시터를 사용한 회로에서도, 본 발명은 저항을 사용한 회로와 동일한 효과를 발휘할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 1개의 아날로그 증폭기와 간단한 기준 전위차 캔슬 회로를 이용함으로써 차동 신호로 신호의 송수신을 행할 필요가 없어지기 때문에, 차동 신호를 생성하는 증폭기나 차동 신호를 수신하는 증폭기가 불필요해지고, 비용이나 회로의 점유 면적을 감소시킬 수 있다.
또한, 본 발명에 따르면, 단일 전원으로 증폭기를 동작시키는 경우, 기준 전위차 캔슬 회로와 Vref 생성 회로를 겸용함으로써 부품수의 증가를 줄일 수 있다.
또, 본 발명에 따르면, 복수의 신호 채널이 있는 경우, 기준 전위차 캔슬 회로의 입력 라인을 공통으로 함으로써 종래 기술에 비하여 신호 라인수를 반감할 수 있고, 회로의 복잡화나 점유 면적의 증가와 비용 상승을 방지할 수 있다.
또한, 본 발명에 따르면, 복수의 신호 채널이 있는 경우, 기준 전위차 캔슬 회로를 공통으로 함으로써 종래 기술에 비하여 신호 라인을 반감시킬 수 있을 뿐만 아니라, 부품수를 대폭으로 삭감할 수 있다. 이것에 의해, 회로의 복잡화를 방지할 수 있으며, 회로의 점유 면적을 줄이고 비용 절감을 도모할 수 있다.
또한, 본원 청구범위 각 구성 요소에 병기한 도면 참조 부호는 본원 발명의 이해를 쉽게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

Claims (20)

  1. 제1 기준 전위에 기초하여 제1 신호를 증폭하는 아날로그 증폭기를 갖는 제1 회로계와,
    상기 제1 회로계의 아날로그 증폭기의 출력단에 접속되고, 제2 기준 전위에 기초하여 상기 아날로그 증폭기의 출력 신호를 증폭하는 제2 회로계와,
    상기 제1 회로계 내에 설치되며, 입력 단자가 상기 제2 회로계의 기준 전위에 접속되고 출력 단자가 상기 아날로그 증폭기의 입력 단자에 접속되며, 게인이 상기 아날로그 증폭기의 게인의 역수인 기준 전위차 캔슬 회로를 구비하는 것을 특징으로 하는 증폭 회로.
  2. 제1항에 있어서, 상기 아날로그 증폭기는,
    반전 입력 단자와 비반전 입력 단자를 갖는 연산 증폭기(21)와,
    일단에 상기 제1 신호가 공급되고, 타단이 상기 연산 증폭기의 반전 입력 단자에 접속된 제1 저항(R1)과,
    상기 연산 증폭기의 반전 입력 단자와 출력 단자 사이에 접속된 제2 저항(R2)을 구비하는 반전형 아날로그 증폭기이며,
    상기 기준 전위차 캔슬 회로는,
    기준 전위차 캔슬 회로의 입력 단자와 상기 연산 증폭기의 비반전 입력 단자의 사이에 접속된 제3 저항(R3)과,
    상기 연산 증폭기의 비반전 입력 단자와 상기 제1 기준 전위의 사이에 접속된 제4 저항(R4)을 구비하는 것을 특징으로 하는 증폭 회로.
  3. 제1항에 있어서, 상기 아날로그 증폭기는,
    반전 입력 단자와 비반전 입력 단자를 갖는 연산 증폭기(21)와,
    일단에 상기 신호가 공급되고, 타단이 상기 연산 증폭기의 반전 입력 단자에 접속된 제1 저항(R1)과,
    상기 연산 증폭기의 반전 입력 단자와 출력 단자 사이에 접속된 제2 저항(R2)을 구비하는 반전형 아날로그 증폭기이며,
    상기 기준 전위차 캔슬 회로는,
    상기 제1 회로계의 전원 전위와 상기 연산 증폭기의 비반전 입력 단자의 사이에 접속된 제3 저항(R3)과,
    상기 연산 증폭기의 비반전 입력 단자와 상기 제1 기준 전위의 사이에 접속된 제4 저항(R4)과,
    상기 제3 저항과 제4 저항의 접속점과, 상기 기준 전위차 캔슬 회로의 입력 단자 사이에 접속된 제5 저항(R5)을 구비하는 것을 특징으로 하는 증폭 회로.
  4. 제1항에 있어서, 상기 아날로그 증폭기는,
    비반전 입력 단자에 상기 신호가 공급되는 제1 연산 증폭기(41)와,
    상기 제1 연산 증폭기의 반전 입력 단자에 일단이 접속된 제1 저항(R1)과,
    상기 제1 연산 증폭기의 반전 입력 단자와 출력 단자 사이에 접속된 제2 저항(R2)을 구비하는 정전형 아날로그 증폭기이며,
    상기 기준 전위차 캔슬 회로는,
    상기 기준 전위차 캔슬 회로의 입력 단자에 일단이 접속된 제3 저항(R3)과,
    일단이 상기 제3 저항의 타단에 접속된 제4 저항(R4)과,
    상기 제3 저항과 제4 저항의 접속점에 반전 입력 단자가 접속되고, 비반전 입력 단자가 상기 제1 기준 전위에 접속되며, 상기 제1 저항의 타단과 상기 제4 저항의 타단의 접속점에 출력 단자가 접속된 제2 연산 증폭기(42)를 구비하는 것을 특징으로 하는 증폭 회로.
  5. 제1항에 있어서, 상기 아날로그 증폭기는,
    비반전 입력 단자에 상기 신호가 공급되는 제1 연산 증폭기(51)와,
    상기 제1 연산 증폭기의 반전 입력 단자에 일단이 접속된 제1 저항(R1)과,
    상기 제1 연산 증폭기의 반전 입력 단자와 출력 단자간에 접속된 제2 저항(R2)을 구비하는 정전형 아날로그 증폭기이고,
    상기 기준 전위차 캔슬 회로는,
    상기 기준 전위차 캔슬 회로의 입력 단자에 일단이 접속된 제3 저항(R3)과,
    일단이 상기 제3 저항의 타단에 접속된 제4 저항(R4)과,
    상기 제3 저항과 제4 저항의 접속점에 반전 입력 단자가 접속되고, 비반전 입력 단자가 상기 제1 기준 전위에 대하여 일정 전위를 갖는 제3 기준 전위에 접속되며, 상기 제1 저항의 타단과 상기 제4 저항의 타단의 접속점에 출력 단자가 접속된 제2 연산 증폭기(52)를 구비하는 것을 특징으로 하는 증폭 회로.
  6. 제1항에 있어서, 상기 아날로그 증폭기는,
    반전 입력 단자와 비반전 입력 단자를 갖는 연산 증폭기(61)와,
    일단에 제1 신호가 공급되고, 타단이 상기 연산 증폭기의 반전 입력 단자에 접속된 제1 저항(R1)과,
    상기 연산 증폭기의 반전 입력 단자와 출력 단자 사이에 접속된 제2 저항(R2)과,
    일단에 제2 신호가 공급되고, 타단이 상기 연산 증폭기의 비반전 입력 단자에 접속된 제3 저항(R3)을 구비하는 차동형 아날로그 증폭기이며,
    상기 기준 전위차 캔슬 회로는,
    상기 기준 전위차 캔슬 회로의 입력 단자와 상기 연산 증폭기의 비반전 입력 단자의 사이에 접속된 제4 저항(R4)과,
    상기 연산 증폭기의 비반전 입력 단자와 상기 제1 기준 전위의 사이에 접속된 제5 저항(R5)을 구비하는 것을 특징으로 하는 증폭 회로.
  7. 제1항에 있어서, 상기 아날로그 증폭기는,
    반전 입력 단자와 비반전 입력 단자를 갖는 연산 증폭기(71)와,
    일단에 제1 신호가 공급되고, 타단이 상기 연산 증폭기의 반전 입력 단자에 접속된 제1 저항(R1)과,
    상기 연산 증폭기의 반전 입력 단자와 출력 단자 사이에 접속된 제2 저항(R2)과,
    일단에 제2 신호가 공급되고, 타단이 상기 연산 증폭기의 비반전 입력 단자에 접속된 제3 저항(R3)을 구비하는 차동형 아날로그 증폭기이며,
    상기 기준 전위차 캔슬 회로는,
    상기 제1 회로의 전원 전위와 상기 연산 증폭기의 비반전 입력 단자의 사이에 접속된 제4 저항(R4)과,
    상기 연산 증폭기의 비반전 입력 단자와 상기 제1 회로의 기준 전위의 사이에 접속된 제5 저항(R5)과,
    상기 제4 저항과 제5 저항의 접속점과 상기 기준 전위차 캔슬 회로의 입력 단자의 사이에 접속된 제6 저항(R6)을 구비하는 것을 특징으로 하는 증폭 회로.
  8. 제3항에 있어서, 상기 기준 전위차 캔슬 회로는, 단일 전원 증폭 회로의 기준 직류 전위 생성 회로와 겸용되고 있는 것을 특징으로 하는 증폭 회로.
  9. 제7항에 있어서, 상기 기준 전위차 캔슬 회로는, 단일 전원 증폭 회로의 기준 직류 전위 생성 회로와 겸용되고 있는 것을 특징으로 하는 증폭 회로.
  10. 제3항에 있어서, 상기 제1 회로계의 아날로그 증폭기의 출력 단자와 상기 제2 회로계의 입력 단자의 사이는 커플링 콘덴서(C1)에 의해 접속되고,
    상기 기준 전위차 캔슬 회로의 입력 단자와 상기 제2 회로계의 기준 전위의 사이는 커플링 콘덴서(C2)에 의해 접속되어 있는 것을 특징으로 하는 증폭 회로.
  11. 제5항에 있어서, 상기 제1 회로계의 아날로그 증폭기의 출력 단자와 상기 제2 회로계의 입력 단자의 사이는 커플링 콘덴서(C1)에 의해 접속되고,
    상기 기준 전위차 캔슬 회로의 입력 단자와 상기 제2 회로계의 기준 전위의 사이는 커플링 콘덴서(C2)에 의해 접속되어 있는 것을 특징으로 하는 증폭 회로.
  12. 제7항에 있어서, 상기 제1 회로계의 아날로그 증폭기의 출력 단자와 상기 제2 회로계의 입력 단자의 사이는 커플링 콘덴서(C1)에 의해 접속되고,
    상기 기준 전위차 캔슬 회로의 입력 단자와 상기 제2 회로계의 기준 전위의 사이는 커플링 콘덴서(C2)에 의해 접속되어 있는 것을 특징으로 하는 증폭 회로.
  13. 제1항에 있어서, 상기 아날로그 증폭기(1a, 1b)는 복수개 설치되고,
    상기 아날로그 증폭기 각각에 대하여 상기 기준 전위차 캔슬 회로(3)가 1개씩 설치되며,
    상기 기준 전위차 캔슬 회로의 입력 단자 각각은, 공통의 신호 라인을 통해 상기 제2 회로계의 기준 전위에 접속되는 것을 특징으로 하는 증폭 장치.
  14. 제1항에 있어서, 상기 아날로그 증폭기(1a, 1b)는 복수개 설치되고,
    상기 아날로그 증폭기 각각에 대하여 공통의 기준 전위차 캔슬 회로(3)가 설치되는 것을 특징으로 하는 증폭 회로.
  15. 제2항에 있어서, 상기 제1 저항 및 제2 저항은 스위치드 커패시터에 의해 구성되어 있는 것을 특징으로 하는 증폭 회로.
  16. 제3항에 있어서, 상기 제1 저항 및 제2 저항은 스위치드 커패시터에 의해 구성되어 있는 것을 특징으로 하는 증폭 회로.
  17. 제4항에 있어서, 상기 제1 저항 및 제2 저항은 스위치드 커패시터에 의해 구성되어 있는 것을 특징으로 하는 증폭 회로.
  18. 제5항에 있어서, 상기 제1 저항 및 제2 저항은 스위치드 커패시터에 의해 구성되어 있는 것을 특징으로 하는 증폭 회로.
  19. 제6항에 있어서, 상기 제1 저항 및 제2 저항은 스위치드 커패시터에 의해 구성되어 있는 것을 특징으로 하는 증폭 회로.
  20. 제7항에 있어서, 상기 제1 저항 및 제2 저항은 스위치드 커패시터에 의해 구성되어 있는 것을 특징으로 하는 증폭 회로.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040728A (en) * 1998-05-29 2000-03-21 Lucent Technologies, Inc. Active substrate noise injection cancellation
FR2793622B1 (fr) * 1999-05-10 2004-03-12 Peugeot Citroen Automobiles Sa Dispositif de raccordement d'une source a un equipement de diffusion audiophonique notamment d'un vehicule automobile
US6208190B1 (en) * 1999-05-27 2001-03-27 Lucent Technologies Inc. Minimizing effects of switching noise in mixed signal chips
JP3666317B2 (ja) * 1999-09-07 2005-06-29 セイコーエプソン株式会社 送信回路、受信回路、送受信回路および電気光学装置
EP1220444A1 (en) * 2000-12-28 2002-07-03 Alcatel Differential output amplifier arrangement
JP2006508531A (ja) * 2002-11-28 2006-03-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 集積回路における雑音の抑制
US6937099B2 (en) 2003-12-04 2005-08-30 Analog Devices, Inc. Op-amp configurable in a non-inverting mode with a closed loop gain greater than one with output voltage correction for a time varying voltage reference of the op-amp, and a method for correcting the output voltage of such an op-amp for a time varying voltage reference
US6958642B2 (en) * 2003-12-19 2005-10-25 Caterpillar Inc Ground difference compensating system
DE602006019003D1 (de) * 2006-05-16 2011-01-27 Freescale Semiconductor Inc Verstärkerschaltung und integrierte schaltung dafür
US7391348B2 (en) * 2006-10-23 2008-06-24 Agere Systems Inc. Reducing noise associated with local reference-potential fluctuations in mixed-signal integrated circuits
CA2623061A1 (en) * 2007-03-02 2008-09-02 Sean C. Carroll Zero crossing circuit
US7944290B2 (en) * 2009-01-26 2011-05-17 Sumitomo Electric Industries, Ltd. Trans-impedance amplifier
JP5517777B2 (ja) * 2010-06-25 2014-06-11 日立オートモティブシステムズ株式会社 ブリッジ回路の断線検出回路および断線検出手段を有するシステム
US9151783B2 (en) 2012-04-26 2015-10-06 Synopsys, Inc. Ground offset monitor and compensator
JP6027444B2 (ja) * 2013-01-07 2016-11-16 ローム株式会社 オーディオ信号処理回路およびそれを用いた車載用オーディオ装置、オーディオコンポーネント装置、電子機器
RU2710395C1 (ru) * 2016-05-16 2019-12-26 ДжейЭкс НИППОН МАЙНИНГ ЭНД МЕТАЛЗ КОРПОРЕЙШН Способ извлечения младшего металла и/или редкоземельного металла
EP3667907B1 (en) 2018-12-14 2022-09-14 Stichting IMEC Nederland A read-out circuitry for acquiring a multi-channel biopotential signal and a sensor for sensing a biopotential signal

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2830033A1 (de) * 1978-07-07 1980-01-17 Hellige Gmbh Verstaerkeranordnung mit stoersignalunterdrueckung
JPS59200508A (ja) * 1983-04-26 1984-11-13 Pioneer Electronic Corp 増幅器
JP3167319B2 (ja) * 1990-10-25 2001-05-21 パイオニア株式会社 アイソレータ回路
JP2516706B2 (ja) * 1990-11-24 1996-07-24 ローム株式会社 アンプ
US5648738A (en) * 1994-11-01 1997-07-15 Cirrus Logic, Inc. Read channel having auto-zeroing and offset compensation, and power-down between servo fields
US5661423A (en) * 1995-12-14 1997-08-26 Lucent Technologies Inc. High speed comparator circuits with offset voltage compensation
US5606273A (en) * 1996-03-28 1997-02-25 Caterpillar Inc. Zero crossing detector circuit

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