KR100252899B1 - Mask rom and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 마스크 롬 및 그 제조방법에 관한 것으로 특히, 디바이스의 고집적화에 따른 컴팩트한 마스크 롬을 제공하기에 적당한 마스크 롬 및 그 제조방법에 관한 것이다.The present invention relates to a mask rom and a method of manufacturing the same, and more particularly, to a mask rom suitable for providing a compact mask rom according to the high integration of the device and a manufacturing method thereof.
일반적으로 마스크 롬은 디플리션 트랜지스터(Depletion Transistor)와 인핸스드 트랜지스터(Enhanced Transistor)의 조합으로 이루어진다.In general, the mask ROM is a combination of a depletion transistor and an enhanced transistor.
먼저, 디플리션 트랜지스터는 이온주입에 의해 마이너스(minus)(-)의 문턱전압을 가지며 게이트 전극에 0V의 전압을 인가하면 온(On)상태를 유지한다.First, the depletion transistor has a threshold voltage of minus (−) by ion implantation and maintains an on state when a voltage of 0 V is applied to the gate electrode.
그리고, 인핸스드 트랜지스터는 디플리션 트랜지스터를 코드(Code) 이온주입으로 채널영역에 카운트 도핑(Count-Doping)하여 약 0.7V의 문턱전압을 갖도록 하므로 마스크 롬의 오프(Off) 트랜지스터로 작용한다.The enhanced transistor count-dopings the depletion transistor in the channel region by code ion implantation so that the enhanced transistor has a threshold voltage of about 0.7V, thereby acting as an off transistor of the mask ROM.
이하에서, 첨부된 도면을 참조하여 종래 마스크 롬을 설명하기로 한다.Hereinafter, a conventional mask ROM will be described with reference to the accompanying drawings.
도 1은 종래 일 마스크 롬의 단면 구조도이다.1 is a cross-sectional structure diagram of a conventional one mask ROM.
종래 일 마스크 롬은 도 1에 나타낸 바와 같이, 반도체기판(1)과 상기 반도체기판(1)상에 형성된 게이트 산화막(2)과 상기 게이트 산화막(2)상에 소정간격을 갖고 형성된 게이트 전극(3)과 상기 게이트 전극(3)의 측면에 형성된 측벽 스페이서(4)와 상기 측벽 스페이서(4)측면 하부의 상기 반도체기판(1)에 형성된 매몰 N+불순물 영역(5)으로 구성된다. 이때, 상기 매몰 N+불순물 영역(5)은 소오스 또는 드레인 영역으로 사용되는 불순물 영역이다.As shown in FIG. 1, a conventional mask ROM has a gate oxide film 2 formed on the semiconductor substrate 1, the semiconductor substrate 1, and a gate electrode 3 formed at a predetermined interval on the gate oxide film 2. ) And a buried N + impurity region 5 formed in the semiconductor substrate 1 below the sidewall spacer 4 formed on the side of the gate electrode 3. In this case, the buried N + impurity region 5 is an impurity region used as a source or drain region.
이와 같은 종래 일 마스크 롬의 게이트 전극(3)의 폭은 노광장비인 스테퍼의 해상도에 의해 결정된다.The width of the gate electrode 3 of the conventional one mask ROM is determined by the resolution of the stepper, which is an exposure apparatus.
이때, 스테퍼에 대하여 간략하게 설명하면, 스테퍼는 리소그래피에 필요한 기본조건인 해상성능, 정렬성능 및 처리능력을 각각 별도의 처리하는 것을 의도하여 만들어진 것이다. 이와 같은 스테퍼는 기본적으로 광원(optical source), 조명 렌즈, 레티클 및 투사렌즈(projection unit lens)등으로 구성된다(도면상에 도시하지 않음).In this case, the stepper will be briefly described. The stepper is intended to separately process resolution performance, alignment performance, and processing capability, which are basic conditions for lithography. Such a stepper basically consists of an optical source, an illumination lens, a reticle and a projection unit lens (not shown).
이와 같은 스테퍼를 이용한 패터닝공정은 상기 게이트 전극을 형성하기 위하여 전면에 폴리실리콘층을 형성한다음 감광막(Photoresist)을 폴리실리콘층상에 도포하고 스테퍼를 이용한 노광공정으로 우선 감광막을 패터닝한다음 패터닝된 감광막을 마스크로 이용한 식각공정으로 폴리실리콘층을 패터닝하게 된다.In the patterning process using a stepper, a polysilicon layer is formed on the entire surface to form the gate electrode. Then, a photoresist is applied onto the polysilicon layer, and the photoresist is first patterned by an exposure process using a stepper. The polysilicon layer is patterned by an etching process using a mask.
그러한 스테퍼를 이용한 공정은 노광해상한계 때문에 감광막 패턴의 폭이 스테퍼의 해상능력에 따라 한정되고 결국, 게이트 전극의 폭 또한 한정되어 형성된다.In the step using such a stepper, the width of the photosensitive film pattern is limited depending on the resolution capability of the stepper due to the exposure resolution limit, and eventually, the width of the gate electrode is also formed.
도 2는 종래 다른 마스크 롬의 단면구조도이다.2 is a cross-sectional view of another mask ROM in the related art.
종래 다른 마스크 롬은 도 2에 나타낸 바와 같이, 반도체기판(11)과 상기 반도체기판(11) 소정영역상에 일정간격 형성된 제 1 게이트 산화막(12)과, 상기 제 1 게이트 산화막(12)상에 형성된 제 1 게이트 전극(13)과, 상기 제 1 게이트 전극(13)사이에 형성된 제 2 게이트 전극(14)과, 상기 제 1, 제 2 게이트 전극(13)(14)사이 및 제 2 게이트 전극(14)하부의 반도체기판(11)상에 형성된 제 2 게이트 산화막(15)으로 구성된다.As shown in FIG. 2, another mask ROM is formed on the first gate oxide film 12 and the first gate oxide film 12 at regular intervals on the semiconductor substrate 11 and the predetermined region of the semiconductor substrate 11. Between the first gate electrode 13 formed, the second gate electrode 14 formed between the first gate electrode 13, between the first and second gate electrodes 13 and 14 and the second gate electrode (14) A second gate oxide film 15 formed on the lower semiconductor substrate 11 is formed.
이때, 상기한 바와 같은 마스크 롬은 도 1에 나타낸 바와 같은 종래 일 마스크 롬에 비하여 집적도가 2배인 것과 매몰 N+불순물 영역이 형성되지 않는 낸드(NAND)형 마스크 롬이다.In this case, the mask ROM as described above is a NAND type mask ROM having a double degree of integration and no buried N + impurity regions as compared with the conventional one mask ROM as shown in FIG. 1.
종래 마스크 롬에 있어서는 다음과 같은 문제점이 있었다.The conventional mask ROM has the following problems.
첫째, 종래 일 마스크 롬에 있어서는 스테퍼의 해상력 이상으로 게이트 전극을 패터닝할 수 없어 마스크 롬의 생산성 및 수율 향상에 제한이 있었다.First, in the conventional mask ROM, the gate electrode cannot be patterned beyond the resolution of the stepper, thereby limiting the productivity and yield of the mask ROM.
둘째, 종래 다른 마스크 롬에 있어서는 매몰 N+불순물 영역없이 마스크 롬을 제작하므로 마스크 롬의 동작 속도가 저하되었다.Second, the mask ROM is fabricated without the buried N + impurity region in the other mask ROMs in the related art, and thus the operation speed of the mask ROM is reduced.
셋째, 반도체기판이 수평면형태로 형성되어 있어 고집적화 할수록 채널의 길이가 짧아지므로 문턱전압의 조절이 어렵고 오동작을 일으킬 수 있어 반도체소자의 신뢰도를 저하시킨다.Third, since the semiconductor substrate is formed in a horizontal plane shape, the higher the integration, the shorter the channel length, which makes it difficult to control the threshold voltage and may cause a malfunction, thereby lowering the reliability of the semiconductor device.
본 발명은 상기한 바와 같은 종래 마스크 롬의 문제점을 해결하기 위하여 안출한 것으로 반도체기판 표면을 굴곡형상으로 형성한다음 일반적으로 측벽 스페이서 형상으로 게이트 전극을 형성하므로 집적도 및 신뢰도를 향상시킬 수 있는 마스크 롬 및 그 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the conventional mask ROM as described above, and the surface of the semiconductor substrate is formed in a curved shape, and in general, since the gate electrode is formed in the sidewall spacer shape, the mask ROM can improve the degree of integration and reliability. And its manufacturing method.
도 1은 종래 일 마스크 롬의 단면 구조도1 is a cross-sectional structural view of a conventional one mask ROM
도 2는 종래 다른 마스크 롬의 단면 구조도2 is a cross-sectional structural view of another conventional mask ROM
도 3은 본 발명 마스크 롬의 단면 구조도3 is a cross-sectional structural view of the present invention mask ROM
도 4a 내지 도 4h는 본 발명 마스크 롬의 제조공정 단면도4A to 4H are cross-sectional views of a manufacturing process of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 반도체기판 22 : 제 1 절연막21 semiconductor substrate 22 first insulating film
23 : 제 2 절연막 24 : 제 1 트랜치23: second insulating film 24: first trench
25 : 제 1 게이트 절연막 26 : 제 1 게이트 전극25 first gate insulating film 26 first gate electrode
27 : 제 2 게이트 전극 28 : 측벽 스페이서27 second gate electrode 28 sidewall spacer
29 : 제 3 절연막 30 : 제 2 트랜치29: third insulating film 30: second trench
31 : 제 2 게이트 절연막 32 : 제 3 게이트 전극31 second gate insulating film 32 third gate electrode
33 : 제 4 게이트 전극 34 : 매몰 불순물 영역33: fourth gate electrode 34: buried impurity region
35 : 마스크 패턴35: mask pattern
본 발명에 따른 마스크 롬은 타원형의 제 1, 제 2 트랜치가 반복 형성된 반도체기판, 상기 반도체기판상에 형성된 게이트 절연막, 상기 제 1 트랜치상측의 상기 게이트 절연막상에 형성된 제 1, 제 2 게이트 전극과, 상기 제 2 트랜치상측의 상기 게이트 절연막상에 형성된 제 3, 제 4 게이트 전극, 상기 제 1, 제 2, 제 3 및 제 4 게이트 전극 측면 하부의 상기 반도체기판내에 형성된 매몰 불순물 영역을 포함한다. 그리고, 상기한 바와 같은 마스크 롬 제조방법은 반도체기판을 준비하는 단계, 상기 반도체기판에 소정간격을 갖는 복수개의 절연막 패턴을 형성하는 단계, 상기 절연막 패턴 사이의 상기 반도체기판에 굴곡진 형사의 제 1 트랜치를 형성하는 단계, 상기 제 1 트랜치가 형성된 반도체기판상에 제 1 게이트 절연막을 형성하는 단계, 상기 절연막 패턴의 양측면에 제 1, 제 2 게이트 전극을 형성하는 단계, 상기 절연막 패턴을 제거하는 단계, 상기 제 1, 제 2 게이트 전극 측면에 측벽 스페이서를 형성하는 단계, 상기 절연막 패턴 제거부분의 상기 반도체기판에 굴곡진 형상의 제 2 트랜치를 형성하는 단계, 상기 제 2 트랜치 형성부분의 상기 반도체기판상에 제 2 게이트 절연막을 형성하는 단계, 상기 절연막 패턴이 제거된 위치의 상기 측벽 스페이서 측면에 제 3, 제 4 게이트 전극을 형성하는 단계, 상기 측벽 스페이서를 제거하는 단계, 상기 제 1, 제 2, 제 3 및 제 4 게이트 전극들 사이의 상기 반도체기판에 매몰 불순물 영역을 형성하는 단계를 포함한다.The mask ROM according to the present invention includes a semiconductor substrate on which elliptical first and second trenches are repeatedly formed, a gate insulating film formed on the semiconductor substrate, and first and second gate electrodes formed on the gate insulating film on the first trench. And a buried impurity region formed in the semiconductor substrate below the side surfaces of the first, second, third, and fourth gate electrodes formed on the gate insulating layer on the second trench. The method of manufacturing a mask ROM as described above may include preparing a semiconductor substrate, forming a plurality of insulating film patterns having a predetermined interval on the semiconductor substrate, and forming a first curved bent on the semiconductor substrate between the insulating film patterns. Forming a trench, forming a first gate insulating film on the semiconductor substrate on which the first trench is formed, forming first and second gate electrodes on both sides of the insulating film pattern, and removing the insulating film pattern Forming sidewall spacers on side surfaces of the first and second gate electrodes, forming a second trench having a curved shape on the semiconductor substrate of the insulating layer pattern removing portion, and forming the second substrate on the second trench formation portion. Forming a second gate insulating film on the sidewall spacers at positions where the insulating film pattern is removed; 3, forming a fourth gate electrode, removing the sidewall spacers, and forming a buried impurity region in the semiconductor substrate between the first, second, third, and fourth gate electrodes. .
이와 같은 본 발명 마스크 롬 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a mask rom and a method of manufacturing the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명 마스크 롬의 단면구조도이다.3 is a cross-sectional view of the mask ROM of the present invention.
본 발명에 따른 마스크 롬은 도 3에 나타낸 바와 같이, 타원형의 제 1, 제 2 트랜치(24)(30)가 반복 형성된 반도체기판(21)과, 상기 반도체기판(21)상에 형성된 게이트 절연막(25)(31)과, 상기 제 1 트랜치(24)상측의 상기 게이트 절연막(25)상에 형성된 제 1, 제 2 게이트 전극(26)(27)과, 상기 제 2 트랜치(30)상측의 상기 게이트 절연막(31)상에 형성된 제 3, 제 4 게이트 전극(32)(33)과, 상기 제 1, 제 2, 제 3 및 제 4 게이트 전극(26)(27)(32)(33) 측면 하부의 상기 반도체기판(21)내에 형성된 매몰 불순물 영역(34)을 포함한다.As shown in FIG. 3, the mask ROM according to the present invention includes a semiconductor substrate 21 on which elliptical first and second trenches 24 and 30 are repeatedly formed, and a gate insulating film formed on the semiconductor substrate 21. 25 and 31, first and second gate electrodes 26 and 27 formed on the gate insulating layer 25 on the first trench 24, and on the second trench 30. Third and fourth gate electrodes 32 and 33 formed on the gate insulating layer 31 and side surfaces of the first, second, third and fourth gate electrodes 26, 27, 32, and 33. A buried impurity region 34 formed in the lower semiconductor substrate 21 is included.
이때, 상기 매몰 불순물 영역(34)은 고농도의 N+형 불순물 영역이다.In this case, the buried impurity region 34 is a high concentration N + type impurity region.
그리고, 상기 게이트 절연막(25)(31)중 제 1 트랜치(24)상측에 형성된 게이트 절연막은 제 1 게이트 절연막(25)이고, 제 2 트랜치(30)상측에 형성된 절연막은 제 2 게이트 절연막(31)이다.The gate insulating film formed on the first trench 24 among the gate insulating films 25 and 31 is the first gate insulating film 25, and the insulating film formed on the second trench 30 is the second gate insulating film 31. )to be.
이때, 상기 제 1 및 제 2 게이트 전극(26)(27)은 좌우 대칭 형태의 측벽 스페이서 형상으로 형성된다. 그리고, 제 3 및 제 4 게이트 전극(32)(33) 역시 좌우 대칭 형태의 측벽 스페이서 형상으로 형성된다.In this case, the first and second gate electrodes 26 and 27 are formed in the shape of sidewall spacers having a symmetrical shape. The third and fourth gate electrodes 32 and 33 are also formed in the shape of sidewall spacers having a symmetrical shape.
도 4a 내지 도 4h는 본 발명 마스크 롬의 제조공정 단면도이다.4A to 4H are cross-sectional views of a manufacturing process of the present invention.
먼저, 도 4a에 나타낸 바와 같이, 반도체기판(21)상에 제 1, 제 2 절연막(22)(23)을 차례로 형성한다음 상기 제 2 절연막(23)상에 감광막(PR)을 도포한다. 이어서, 노광 및 현상공정으로 상기 감광막(PR)을 소정간격으로 패터닝한다. 그다음, 패터닝된 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 2, 제 1 절연막(23)(22)을 차례로 식각하여 절연막 패턴(35)을 형성한다.First, as shown in FIG. 4A, first and second insulating films 22 and 23 are sequentially formed on the semiconductor substrate 21, and then the photosensitive film PR is coated on the second insulating film 23. Subsequently, the photosensitive film PR is patterned at predetermined intervals by an exposure and development process. Next, the second and first insulating layers 23 and 22 are sequentially etched in the etching process using the patterned photoresist PR as a mask to form the insulating layer pattern 35.
이때, 상기 제 1 절연막(22)과 제 2 절연막(23)은 각각 식각선택비가 다른 물질로 형성한다. 바람직하게는 상기 제 1 절연막(22)은 산화막으로 형성하고, 제 2 절연막(23)은 질화막으로 형성한다.In this case, the first insulating film 22 and the second insulating film 23 are each formed of a material having a different etching selectivity. Preferably, the first insulating film 22 is formed of an oxide film, and the second insulating film 23 is formed of a nitride film.
도 4b에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다. 이어서, 상기 절연막 패턴(35)을 마스크로 이용한 식각공정으로 상기 반도체기판(21)을 테이퍼(taper)에치하여 타원형 또는 원형의 굴곡진 형태로 제 1 트랜치(24)를 형성한다.As shown in FIG. 4B, the photosensitive film PR is removed. Subsequently, in the etching process using the insulating layer pattern 35 as a mask, the semiconductor substrate 21 is tapered to form the first trench 24 in an elliptical or circular curved shape.
도 4c에 나타낸 바와 같이, 상기 제 1 트랜치(24)가 형성된 반도체기판(21)표면에 제 1 게이트 절연막(25)을 형성한다. 이어서, 상기 절연막 패턴(35)을 포함한 기판 전면에 폴리실리콘을 형성한다음 에치백공정으로 상기 폴리실리콘층을 식각하여 상기 절연막 패턴(35)의 측면에 제 1, 제 2 게이트 전극(26)(27)을 형성한다.As shown in FIG. 4C, a first gate insulating film 25 is formed on the surface of the semiconductor substrate 21 on which the first trench 24 is formed. Subsequently, polysilicon is formed on the entire surface of the substrate including the insulating layer pattern 35, and then the polysilicon layer is etched by an etch back process to form the first and second gate electrodes 26 on the side surfaces of the insulating layer pattern 35 ( 27).
이때, 상기 제 1, 제 2 게이트 전극(26)(27)은 서로 대칭되는 형태의 측벽 스페이서 형상으로 형성된다. 그리고, 상기 제 1 게이트 절연막(25)은 상기 제 2 절연막(23)과는 식각선택비가 다른 물질로 형성하며, 바람직하게는 산화막으로 형성한다.In this case, the first and second gate electrodes 26 and 27 are formed in a sidewall spacer shape in a symmetrical form. The first gate insulating layer 25 is formed of a material having an etching selectivity different from that of the second insulating layer 23, and preferably formed of an oxide layer.
도 4d에 나타낸 바와 같이, 상기 절연막 패턴(35)중 제 2 절연막(23)을 제거한다. 이어서, 상기 제 1, 제 2 게이트 전극(26)(27)의 측면에 측벽 스페이서(28)를 형성한다. 그다음, 상기 제 1, 제 2 게이트 전극(26)(27)의 노출된 상부 표면에 제 3 절연막(29)을 형성한다. 이때, 상기 제 2 절연막(23)을 제거할 때 습식각법으로 제거한다.As shown in FIG. 4D, the second insulating film 23 is removed from the insulating film pattern 35. Subsequently, sidewall spacers 28 are formed on side surfaces of the first and second gate electrodes 26 and 27. Next, a third insulating layer 29 is formed on the exposed upper surfaces of the first and second gate electrodes 26 and 27. At this time, when the second insulating film 23 is removed by a wet etching method.
그리고, 상기 제 1 트랜치(24)상측에 형성된 제 1, 제 2 게이트 전극(26)(27)의 사이에서는 측벽 스페이서(28)가 그 사이를 채운다. 이때, 상기 측벽 스페이서(28)는 절연물로 형성하며 제 1 절연막(22)이나 제 1 게이트 절연막(25)과는 식각선택비가 다른 물질로 형성하고 바람직하게는 질화막으로 형성한다.The sidewall spacers 28 fill the spaces between the first and second gate electrodes 26 and 27 formed on the first trench 24. In this case, the sidewall spacer 28 is formed of an insulator, and is formed of a material having an etch selectivity different from that of the first insulating film 22 or the first gate insulating film 25, and preferably formed of a nitride film.
이때, 상기 제 3 절연막(29)은 상기 제 1 절연막(22)보다 두꺼운 두께로 형성한다. 즉, 상기 제 1 절연막(22)을 건식 또는 습식각을 이용하여 제거한후에도 제 3 절연막(29)은 상기 제 1, 제 2 게이트 전극(26)(27) 표면에 남아 있을 정도로 형성하는 것이다. 바람직하게는 제 1 절연막(22)에 비해 2배 이상의 두께로 형성한다. 그리고, 상기 제 3 절연막(29)은 상기 제 1, 제 2 게이트 전극(26)(27)을 산화시켜 형성하는 산화막이다. 즉, 상기 제 1 절연막(22)과 측벽 스페이서(28)는 각각 산화막과 질화막으로 이루어져 산화막인 제 3 절연막(29)이 거의 형성되지 못하지만, 폴리실리콘층으로 형성되는 제 1, 제 2 게이트 전극(26)(27)의 상부 표면에는 산화공정시 산화막인 제 3 절연막(29)이 형성되는 것이다.In this case, the third insulating layer 29 is formed to a thickness thicker than that of the first insulating layer 22. That is, even after the first insulating film 22 is removed by using dry or wet etching, the third insulating film 29 is formed to remain on the surfaces of the first and second gate electrodes 26 and 27. Preferably, the thickness of the first insulating film 22 is twice or greater. The third insulating film 29 is an oxide film formed by oxidizing the first and second gate electrodes 26 and 27. That is, the first insulating film 22 and the sidewall spacers 28 are formed of an oxide film and a nitride film, respectively, but the third insulating film 29 which is an oxide film is hardly formed, but the first and second gate electrodes formed of a polysilicon layer ( The third insulating film 29, which is an oxide film, is formed on the upper surface of the 26 and 27.
도 4e에 나타낸 바와 같이, 상기 제 1 절연막(22)을 제거한다. 이어서, 상기 제 1 트랜치(24)사이의 상기 반도체기판(21)을 선택적으로 제거하여 타원형의 굴곡진 형상의 제 2 트랜치(30)를 형성한다.As shown in FIG. 4E, the first insulating film 22 is removed. Subsequently, the semiconductor substrate 21 between the first trenches 24 is selectively removed to form an elliptical curved second trench 30.
이때, 상기 제 1 절연막(22)을 제거하는 식각공정시 제 3 절연막(29)의 두께 또한 얇아진다.In this case, the thickness of the third insulating layer 29 also becomes thin during the etching process of removing the first insulating layer 22.
그리고, 상기 제 1 트랜치(24)와 제 2 트랜치(30) 형성부분은 채널로 이용할 영역이다. 즉, 채널부분이 굴곡진 형태로 형성되는 것으로 테이퍼 식각조건에 따라 채널 길이를 조절할 수 있음을 알 수 있다.The first trench 24 and the second trench 30 forming portions are regions to be used as channels. That is, the channel portion is formed in a curved shape, it can be seen that the channel length can be adjusted according to the tapered etching conditions.
도 4f에 나타낸 바와 같이, 상기 제 2 트랜치(30)표면의 상기 반도체기판(21)에 제 2 게이트 절연막(31)을 형성한다. 이때, 산화막으로 형성한다.As shown in FIG. 4F, a second gate insulating film 31 is formed on the semiconductor substrate 21 on the surface of the second trench 30. At this time, an oxide film is formed.
도 4g에 나타낸 바와 같이, 상기 측벽 스페이서(28)의 측면으로 제 3, 제 4 게이트 전극(32)(33)을 형성한다. 이때, 상기 제 3, 제 4 게이트 전극(32)(33)은 상기 도 4c에서 제 1, 제 2 게이트 전극(26)(27)을 형성하는 공정과 동일한 공정으로 형성하므로 상기 제 3, 제 4 게이트 전극(32)(33)은 상기 제 2 트랜치(30)상측으로의 상기 제 2 게이트 절연막(31)상측에만 형성된다.As shown in FIG. 4G, third and fourth gate electrodes 32 and 33 are formed on the sidewalls of the sidewall spacers 28. In this case, the third and fourth gate electrodes 32 and 33 are formed in the same process as that of forming the first and second gate electrodes 26 and 27 in FIG. 4C. Gate electrodes 32 and 33 are formed only above the second gate insulating film 31 above the second trench 30.
도 4h에 나타낸 바와 같이, 상기 측벽 스페이서(28)와 제 3 절연막(29)을 제거한다. 이어서, 상기 제 1, 제 2, 제 3 및 제 4 게이트 전극(26)(27)(32)(33)사이 하부의 상기 반도체기판(21)에 매몰 불순물 영역(34)을 형성한다.As shown in FIG. 4H, the sidewall spacers 28 and the third insulating film 29 are removed. Subsequently, a buried impurity region 34 is formed in the semiconductor substrate 21 below the first, second, third and fourth gate electrodes 26, 27, 32, and 33.
이때, 상기 매몰 불순물 영역(34)은 고농도의 N+형 불순물 영역을 형성하는 것으로 상기 제 1, 제 2, 제 3 및 제 4 게이트 전극(26)(27)(31)(32)을 마스크로 이용한 이온주입공정을 이용한다.In this case, the buried impurity region 34 forms a high concentration of N + -type impurity regions and uses the first, second, third and fourth gate electrodes 26, 27, 31, and 32 as masks. Used ion implantation process is used.
이와 같은 본 발명 마스크 롬에 있어서, 타원형의 굴곡진 형태의 제 1, 제 2 트랜치(24)(30)는 반도체소자인 마스크 롬이 미세화함에 따라 채널 폭이 짧아지게 되면 숏 채널 효과가 발생하는 것을 방지하기 위한 것으로 채널 폭에 마진이 있을 경우에는 타원형의 굴곡진 트랜치(24)(30)를 형성하지 않은 상태로 마스크 패턴(35)이나 측벽 스페이서(28)를 이용하여 그 측면에 에치백 공정으로 형성할 수도 있다.In the mask ROM of the present invention as described above, the first and second trenches 24 and 30 of the elliptical curved shape have a short channel effect when the channel width becomes shorter as the mask ROM, which is a semiconductor device, becomes smaller. If there is a margin in the channel width, an etchback process is performed on the side surface using a mask pattern 35 or a sidewall spacer 28 without forming the elliptical curved trenches 24 and 30. It may be formed.
본 발명에 따른 마스크 롬 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.In the mask rom and its manufacturing method according to the present invention has the following effects.
첫째, 종래 일 마스크 롬에 비해 4배 그리고, 종래 컴팩트형 마스크 롬에 비해 2배의 집적도를 갖는 마스크 롬 및 그 제조방법을 제공할 수 있어 생산성 및 수율을 향상시킬 수 있다.First, it is possible to provide a mask rom having a density of 4 times compared to the conventional one mask rom and twice the size of the conventional compact mask rom and a manufacturing method thereof, thereby improving productivity and yield.
둘째, 종래 컴팩트한 마스크 롬에 비해 집적도가 우수하면서도 매몰 N+불순물 영역이 형성되어 있으므로 동작 속도의 저하를 방지할 수 있다.Second, since the buried N + impurity region is formed while having a higher degree of integration than the conventional compact mask ROM, it is possible to prevent a decrease in operating speed.
셋째, 반도체기판의 채널 영역이 굴곡진 형태의 트랜치내에 형성되므로 고집적화시에도 충분한 채널길이를 확보할 수 있어, 문턱전압의 조절이 용이하므로 오동작의 소지를 감소시켜 신뢰도 높은 마스크 롬을 제공할 수 있다.Third, since the channel region of the semiconductor substrate is formed in the curved trench, sufficient channel length can be ensured even during high integration, and the threshold voltage can be easily adjusted, thereby reducing the possibility of malfunction and providing a reliable mask ROM. .
넷째, 해상도를 향상시키기 위한 새로운 장비의 연구 개발없이 기존의 해상도를 갖는 스테퍼를 이용하여도 4배 정도의 집적도를 갖는 마스크 롬의 생산이 가능하므로 투자비용이 추가되지 않는다.Fourth, investment cost is not added because it is possible to produce a mask ROM having a density of about four times using a stepper having an existing resolution without research and development of new equipment to improve the resolution.
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