KR100250784B1 - 컴퓨터 네트워크 브리지 회로 - Google Patents

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KR100250784B1
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에드윈제트.데소우자
다니엘제이.시미노
라민(엔엠아이)쉬라니
마크알.와그고너
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클라크 3세 존 엠.
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Abstract

본 발명은 매체 액세스 제어기에 관한 것이다. 본 발명에 따른 매체 액세스 제어기의 특징은 내용 어드레스 메모리 아키텍쳐로서, 그것은 이서네트 네트워크 상에서 물리적, 그룹 및 동시 통신 어드레스를 필터링 하기 위하여 어드레스 필터 동작을 위해 제공된다. 본 발명의 또 다른 특징은 외부 어드레스 필터를 지원할 수 있고 다시 스패닝 트리 및 소오스 루팅 알고리즘을 지원할 수 있는 인터페이스 아키텍쳐이다. 본 발명의 또 다른 특징은 향상된 테스트 성능을 지니는 CRC 체커로서, 그것은 입력 비트 테스트 패턴에 대한 번거로운 계산을 더 이상 필요로 하지 않는다. 본 발명의 또 다른 특징은 각각의 저장된 데이터 바이트와 관련되는 유효성 비트를 지니는 선입선출 메모리 레지스터로서, 그것은 데이터 바이트가 그 유효 내지 타당성과 관계 없이 식별되지 않은 채 저장될 수 있게 하며, 무효 데이터 바이트가 저장된 데이터 바이트를 검색하는 동안 폐기되게 한다.

Description

컴퓨터 네트워크 브리지 회로 {COMPUTER NETWORK BRIDGE CIRCUIT}
본 발명은 근거리 통신망 (Local Area Network;LAN)에 있어서 2진 데이터 흐름을 제어하기 위하여 사용되는 디지털 회로에 관한 것이다. 특히, 본 발명은 디지털 시스템과 그 디지털 시스템이 다른 디지털 시스템과 공용하는 근거리 통신망 사이에서 2진 데이터의 흐름을 조작하고 제어하는 네트워크 인터페이스 제어기에 관한 것이다.
디지털 데이터 통신 시스템이 보다 고도로 발전하게 됨에 따라, 그러한 시스템의 사용자는, 네트워크 (예컨대, 근거리 통신망 즉, 'LAN') 를 통하여 몇 개의 디지털 시스템을 상호 접속시킴으로써 이러한 시스템의 고도성을 보다 충분하게 이용할 수 있었다. 네트워크는, 시스템이 상호간에 통신하고 또한 어플리케이션 및 데이터를 공용할 수 있도록 함으로써, 시스템 간의 공동 작업을 촉진시킨다. 그러나, 몇 개의 시스템이 상호간에 통신하고자 하는 경우, 통신 상의 혼란이 발생하지 않도록, 어떤 형태의 통신 프로토콜이 준수되어야 한다. 적당한 통신 프로토콜을 확립함으로써, 네트워크를 공용하는 시스템 간의 어플리케이션 및 데이터의 공용은, 효율적이고 순서적인 방법으로 이루어질 수 있다. 그러한 통신 프로토콜의 아주 일반적인 한 가지 예는 '이서네트 (Ethernet)'라고 불리는 것이다.
선행기술에 공지된 바와 같이, 이서네트는 통신 프로토콜 표준에 대하여 통상적으로 사용되는 용어이다. 이것은 또한 '복수 개의 액세스 및 충돌탐지 기능을 지니는 캐리어 감지 (Carrier Sense with Multiple Access and Collision Detect (CSMA/CD))'라고도 알려져 있고, 전기전자 기술자 협회 (I.E.E.E.) 표준 802.3에 의하여 정의되어 있다.
도 1은 통상적인 매체 액세스 제어기 (11; MAC; media access controller)와 네트워크 및 시스템 인터페이스를 지니는 전형적으로 집적화한 이서네트 인터페이스 (10) 를 간단하고 기능적으로 나타내는 블록 다이어그램이다. 이러한 인터페이스 (10) 의 주요한 기능 요소는 MAC (11), 매체 부착 유니트 (13; MAU; media attachment unit), 부착 유니트 인터페이스 (12; AUI; attachment unit interface), 인코더/디코더 (14), 직병렬 변환기 (deserializer) 및 수신기 인터페이스 (16), 직렬화기 (serializer) 및 송신기 인터페이스 (18), 수신기 선입선출 (FIFO;First-In First-Out) 레지스터 (20), 송신기 FIFO (22) 및 시스템 인터페이스 (24)이다.
AUI (12) 는, MAU (13) 를 통하여 네트워크 매체와 상호 접속하고 또한 그것을 통하여 통신하는데 필요한 적당한 논리 및 회로를 제공한다. 인코더/디코더 (14) 는, 이서네트 네트워크를 통하여 통신하는데 필요한 데이터 인코드 및 디코드 기능을 제공한다. 수신하는 동안, 인코더/디코더 (14)는, MAU (13) 를 통하여 네트워크 매체로부터 수신한 맨체스터 (Manchester) 인코드된 데이터를, 사용자 시스템 (도시되지 않음) 에 의하여 이용되기 위하여 '비-제로 복귀 (non-return-to-zero;NRZ)' 포맷 데이터로 디코드한다. 또한, 인코더/디코더 (14)는, 맨체스터 인코드된 신호로부터 NRZ 데이터용으로 수신된 데이터 클록을 회복한다. 수신된 NRZ 데이터 및 클록은, 직병렬 변환기 및 수신기 인터페이스 (16)에 전송된다.
전송되는 동안, 인코더/디코더 (14)는, NRZ 데이터 및 데이터 클록 신호를 맨체스터 인코드된 데이터와 결합시키고, 그 결합 신호는 네트워크 매체 상에 송신하기 위하여 AUI (12) 에 보내진다. 또한, 인코더/디코더 (14) 는, 네트워크 매체 상에 데이터 신호가 존재하는지를 나타내는 '캐리어 감지 (carrier sense)' 신호를 제공함과 동시에 이서네트 네트워크 내에 송신 충돌 (두 사용자 시스템이 동시에 송신하고자 하는 경우) 이 존재하는지를 나타내는 '충돌 감지 (collision sense)' 신호를 제공한다.
직병렬 변환기 및 수신기 인터페이스 (16) 는, 수신되는 동안 인코더/디코더 (14) 에 의하여 제공되는 착신중인 직렬 NRZ 데이터 (26) 를 모니터한다. 이서네트 신호 내에서 프레임-개시-구분문자 (start-of-frame delimiter; 'SFD') 패턴을 검출한 다음, 직병렬 변환기 및 수신기 인터페이스 (16) 는, 상기 착신 데이터 비트 (26) 를 8-비트 폭 바이트로 프레임화하고, 또한 이러한 바이트-폭 데이터 (28)를 상기 수신기 FIFO (20) 에 전송한다. 수신기 FIFO (20) 내에 저장된 데이터는, 시스템 인터페이스 (24) 를 통하여 사용자 시스템 (도시되지 않음) 으로 전송된다.
데이터를 송신하는 동안, 송신기 FIFO (22) 는, 상기 시스템 인터페이스 (24) 를 통하여 사용자 시스템으로부터 수신되는 데이터를 저장한다. 이와 같이 저장된 데이터는, 8-비트 폭 바이트로 상기 직렬화기 및 송신기 인터페이스 (18) 에 전송된다. 직렬화기 및 송신기 인터페이스 (18) 는, 인코더/디코더 (14) 에 전송하기 위하여, 이러한 바이트-폭 데이터 (30) 를 직렬 NRZ 데이터 스트림 및 클록 (32)으로 변환한다.
명령과 데이터의 또 다른 통신 및 공용 작업은, 병렬 데이터 버스 (34) 를 통하여 인터페이스 (10) 의 주요 요소 (16, 18, 20, 22, 24) 사이에서 실행된다.
도 2는, 직병렬 변환기 및 수신기 인터페이스 (16)를 보다 상세하게 도시하는 기능적 블록 다이어그램이다. 그 주요 요소, 다시 말하면,직병렬 변환기 (36), 순환 중복 검사 (cyclic redundancy check; 'CRC') 체커 (38) 및 수신기 상태 기계 (receiver state machine; 40) 는 인코더/디코더 (14), 수신기 FIFO (20) 및 시스템 인터페이스 (24) 와 상호 접속한다. 상기에 기술한 바와 같이, 직병렬 변환기 (36) 는, 인코더/디코더 (14) 로부터 착신 직렬 NRZ 데이터 및 회복된 수신 데이터 클록 (26) 을 수신하고, 그것을, 수신기 FIFO (20) 에 전송하기 위하여 8-비트 폭 바이트의 데이터 (28) 로 변환한다. 상기 CRC 체커 (38) 는, 착신 데이터 스트림 (26)으로부터 4-바이트 프레임 체크 시퀀스 ('FCS') 필드를 계산하고, 그것을, 수신된 패킷 데이터 (26) 의 최종 4 개의 바이트와 비교하여 데이터의 일체성을 검증한다. 수신기 상태 기계 (40) 는, 직병렬 변환기 (36) 및 CRC 체커 (38) 의 동작을 제어하는 명령, 제어 및 스테이터스 레지스터를 포함한다. 수신기 상태 기계 (40) 는, 또한 착신 데이터 (28)를 저장하도록 수신기 FIFO (20)에 명령하는 제어신호를 발생시키고 또한 CRC 체커 (38) 로 부터 수신되는 CRC 에러 신호를 처리한다.
현재 디지털 시스템의 고도성 및 다양성의 이점을 더욱 잘 이용하기 위하여, 네트워크 '브리지 (bridge)' 는 상호 접속된 디지털 시스템의 네트워크가 자체적으로 상호 접속되게 함으로써 구성될 수 있다. 다시 말하면, 내부에 상호 접속된 복수개의 디지털 시스템을 지니는 네트워크는, 마찬가지로 내부에 상호 접속된 복수개의 디지털 시스템을 지니는 또 다른 네트워크와 상호 접속하도록 연결될 수 있다.
도 3은 네트워크 브리지 (50) 의 간단한 기능적 블록 다이어그램을 도시한 것이다. 도 3은 3 개의 네트워크가 브리지된 상태를 도시한 것이다. 그러나, 개념적으로는, 사실상 임의의 수의 네트워크는 서로 브리지될 수 있다. 복수개의 네트워크의 브리지 구성은, 시스템 버스 (52) 에 의하여 달성된다. 3 개의 네트워크 (54, 56, 58) 가 그 각각의 MAC (60, 62, 64) 를 통하여 통신을 수행하는 것은 그 시스템 버스 (52) 를 통해서이다. 브리지 구성의 동작은, 시스템 CPU (66) 에 의하여 제어되고, 또한 한 네트워크로 부터 다른 한 네트워크로 브리지되는 정보는 시스템 메모리 (68) 에 의하여 버퍼 (buffer) 된다.
전형적인 MAC의 동작 및/또는 형태는 몇 가지 문제를 안고 있다. 첫 번째 문제는, 디코드되고 직병렬 변환된 수신 데이터의 취급에 관한 것이다. 현재의 MAC는, 사용자 시스템 (도시되지 않음) 내에 저장하기 위하여 네트워크 상에 나타나는 모든 정보를 처리한다. 이와 같이 처리된 정보를 유지하고 사용할 것인가 또는 그것을 폐기할 것인가를 결정하기 위하여 사용자 시스템이 시간 및 소프트웨어를 사용하여야 한다. 이러한 결정을 내리는 한 방법은, 착신 이서네트 데이터 패킷 내의 수신지 어드레스 필드 (destination address field) 를 검사하여, 그 데이터 패킷이 그 특정의 사용자 시스템용으로 의도되는 것인지의 여부를 결정하는 것이다. 현재의 MAC는, 단지 단일의 물리적 어드레스를 지원할 뿐이며 제한된 그룹 이용 또는 복수개의 서비스 액세스 포인트에 대한 어떠한 지원도 제공하지 않는다. 또한, 그것은, 원하지 않는 데이터 패킷을 필터링 작업으로 제거하기 위하여 착신 어드레스 필드를 검사하기 위한 비결정론적 '해싱 (hashing)' 방법을 사용한다.
해싱 방법은, 상이한 어드레스 값을 구별하기 위하여 복잡한 수학적 알고리즘을 사용한다. 예를 들면, 1 가지 해싱 방법은, 48-비트 어드레스 필드에 관하여 계산을 수행하여 그것을 32-비트 필드로 감소시키는 단계를 포함한다. 그런 다음, 최초 (즉, 최 상위) 6 개의 비트를 어드레스로서 사용하여, 64-비트 조사표 (lookup table) 에 액세스한다. 상기 조사표에서는, 논리 '1' 또는 '0' 이, 원래의 48-비트 어드레스 필드를 포함하는 데이터 패킷을 허용할 것인지 또는 거부할 것인지를 표시하기 위하여 저장된다.
이러한 해싱 방법은 특정의 개별적인 어드레스를 구별할 수는 있으나, 그것은 상이한 어드레스에 대하여 상이한 '해시 (hash)' 값을 발생하는 것을 보장하지는 못한다. 따라서, 해싱 필터는 어떤 경우에는 어드레스를 잘못 인식할 수도 있음으로써, 결정론적 어드레스 인식을 요구하는 사용자 시스템에 대하여 사용 불가능하게 한다. 현재의 MAC의 어드레스 필터 능력에 있어서의 결점은, 이와 같이 필요한 필터 동작(예컨대, 아래에 보다 상세하게 기술하는 바와 같이, 루터 (router) 및 브리지)을 부여하기 위하여 시스템 설계자가 복잡한 외부회로 및 소프트웨어 필터를 사용하는 것을 필요로 한다는 것이다.
따라서, 해싱 방법에 사용되는 복잡한 수학적 알고리즘의 사용을 필요로 하지 않는 어드레스 필터 방법을 지니는 것이 바람직하다. 더욱이, 결정론적이여서 그 결과 각각 그리고 모든 잠재적인 개별적 어드레스를 인식할 수 있는 어드레스 필터 방법을 지니는 것이 바람직하다. 더군다나, 단일의 물리적 어드레스를 지원할 뿐만 아니라 제한된 그룹 이용 및 복수개의 서비스 액세스 포인트를 지원하는 어드레스 필터 방법을 지니는 것이 바람직하다.
두 번째 문제는, 도 3에 대하여 상기에 기술한 네트워크 브리지 (50) 에 연관되어 있다. 이러한 문제는, 그것이 어드레스 필터 동작과 관계 있다고 하는 점에서, 방금 기술한 내용과 유사하다. 브리지 (50) 의 목적은, 관련된 MAC를 통하여 1 개의 네트워크 내에서 발생되는 데이터 패킷을 모니터하고, 또한 그 데이터 패킷이 그 네트워크 내에서 아니면 또 다른 네트워크 내에서 사용될 것인지를 결정하는 것이다. 그 데이터 패킷이 또 다른 네트워크 내에서 사용되도록 의도되는 경우, 브리지 (50) 는 그러한 데이터 패킷을 포획하고 유지하여야 하며, 그 데이터 패킷을 적당한 네트워크로 루트 또는 브리지하여야 한다.
예를 들면, 도 3에 있어서, 네트워크 (A) 에서 발생되는 데이터 패킷은, 그것과 관련된 MAC (A) 에 의하여 포획되고 유지되며, 또한 시스템 메모리 (68) 내의 일시적 저장을 위하여 시스템 버스 (52) 상에 배치된다. 그런 다음, 브리지 (50)는, 시스템 CPU (66) 의 적당한 프로그램 동작을 통하여, 시스템 메모리 (68) 내에 저장된 그 데이터 패킷이 원래의 네트워크 (A) 에서 사용되도록 의도된 것인지 또는 네트워크 (B) 및/또는 네트워크 (C) (그들과 관련된 MAC (B) 및 MAC (C) 를 통하여) 에 브리지되도록 의도된 것인지를 결정한다. 네트워크 (B) 및/또는 네트워크 (C) 용으로 의도된 것인 경우에는, 그 데이터 패킷은 시스템 버스 (52) 를 통하여 시스템 메모리 (68) 로부터 판독되고 또한 적당한 네트워크의 MAC에 전송된다. 그러나, 그 데이터 패킷이 단지 네트워크 (A) 내에서만 사용되도록 의도된 것인 경우, 그 데이터 패킷을 전송하고 또한 저장하기 위하여 시스템 버스 (52) 및 시스템 메모리 (68) 를 사용하는 것은, 버스 (52) 및 메모리 (68) 의 비효율적인 사용일 뿐만 아니라, 반(反)생산적인 것이다. 이러한 반생산성은, 브리지 (50) 에 의하여 제공되는 다른 네트워크에 전송되고 또한 그 네트워크내에서 사용되도록 의도되는 다른 데이터 패킷의 브리지 동작을 위하여 시스템 버스 (52) 및 시스템 메모리 (68) 를 사용할 수 없다 라고 하는 점 때문에 발생하는 것이다.
따라서, 1 개의 네트워크에 의하여 발생되는 데이터 패킷이 다른 네트워크에 브리지되는 것을 필요로 하는 지에 대하여 조기에 결정하는 어드레스 필터 동작에 대한 어떤 형태의 MAC 지원을 지니는 것이 바람직하다. 그러한 조기 결정은, 그 후에 브리지되지 않음으로써 결과적으로는 버퍼되지 않는 것으로 결정되는 데이터 패킷 또는 그 일부를 버퍼하기 위하여 시스템 버스 (52) 및 시스템 메모리 (68) 를 사용하는 것을 최소로 한다. 이는, 시스템 버스 (52) 및 시스템 메모리 (68) 를 더욱 자주 사용하게 함으로써, 버스 (52) 및 브리지 (50) 의 실효적 처리 능력을 증가시킨다. 이와 같은 어드레스 필터 동작은, 복수개의 네트워크 브리지용 알고리즘 (예컨대, 스패닝 트리 (spanning tree) 및 소스 루팅 (source routing)) 을 지원하는데 충분한 다양성을 갖추는 것이 또한 바람직하다.
현재의 MAC가 지니고 있는 세 번째 문제는, CRC 체커 (38) 에 연관되어 있다. 도 4 및 도 5는, 전형적인 CRC 체커 (38) 를 기능적인 블록 다이어그램 형태로 도시한 것이다. 상기 CRC 체커 (38) 의 주요한 기능적 요소는, 복수개의 배타적-OR 게이트 (70) 및 단일 비트 시프트 레지스터 요소 (72) 와 아울러, 몇 개의 AND 게이트 (76) 및 2 개의 인버터 (78) (제 5 도 참조) 로 구성되는 CRC 비교기 (74) 를 포함한다.
도 4에 도시된 바와 같이, 착신 직렬 NRZ 데이터 (26) 는, 배타적-OR 게이트 (70) 및 시프트 레지스터 요소 (72) 를 통하여 전송된다. 이와 같은 조합 논리 (70, 72) 는, 2진 결과 (80) 를 발생하고, 그것은, 시프트 레지스터 요소 (72) 로부터의 32 개 출력 비트로 구성되는 병렬 2진 신호이다. 이러한 32-비트 폭 신호 (80) 는, CRC 비교기 (74) 내에서 비교되어 데이터 패킷이 CRC 체커 (38) 에 도달하기 전에, 어떠한 에러가 데이터 패킷 내에 도입되는 지의 여부를 판별한다. 제 5 도에 도시된 CRC 비교기 (74) 는, CRC 비트 패턴 (1100 0111 0000 0100 1101 1101 0111 1011) 에 대한 체크를 행하도록 구성된다.
데이터 전송에 있어서 에러를 검출하기 위하여 CRC 방법을 사용하는 것은 공지이다. 이 경우와 관련있는 알고리즘 및 그 구체적인 예는, 1986년 2월 '닥터 도브스 저널 (Dr. Dobb's Journal)' 에 실린 Terry Ritter 저(著) '위대한 CRC 미스테리 (The Great CRC Mystery)', 및 1986년 9월 'BYTE' 잡지에 실린 Greg Morse 저(著) '비트 및 바이트에 의한 CRC의 계산 (Calculating CRCs By Bits And Bytes)'의 문헌에 기재되어 있다. 특히, 이서네트에 관한 설명 및 구체예는, Digital Equipment Corporation, Intel Corporation 및 Xerox Corporation에 의해 합동으로 출간된 1980년 9월 30일 '이서네트, 근거리 통신망, 데이터링크 레이어 및 물리적 레이어 명세 (The Ethernet, A Local Area Network, Datalink Layer and Physical Layer Specifications)'의 문헌에 기재되어 있다.
CRC 체커 (38) 에 관한 특정한 문제는 테스트 능력에 관한 것이다. 어떤 집적 회로의 경우에 있어서는, 제조한 후에, CRC 체커 (38) 를 구성하는 회로는 기능적인 전기적 테스트를 받아야 한다. 모든 회로의 상호 접속을 충분히 테스트하기 위하여, 32-비트 입력 신호 (26) 의 모든 비트 순열은, 배타적-OR 게이트 (70) 및 시프트 레지스터 요소 (72) 를 통하여 클록킹 (clocking) 되어야 한다. 이러한 동작을 행함으로써, 단지 1 개의 비트 패턴이 어떠한 CRC 에러도 없는 조건을 발생하는 지의 여부를 단호하게 결정할 수 있다. 따라서, CRC 체커 (38) 내의 회로 접속의 일체성을 결정적으로 결정하기 위하여, 총계가 232개인 상이한 32-비트 패턴은 이러한 논리 요소 (70, 72) 를 통하여 직렬로 시프트되어야 한다. 테스트를 위하여 그처럼 다수의 긴 비트 패턴을 입력하는 것은, 비록 자동화된 테스트 장치를 갖추고 있다 하더라도 상당한 시간을 필요로 한다.
더구나, 논리 요소 (70, 72) 의 효과 (상기한 문헌 참조) 로 인하여, 테스트되어야 할 232개의 상이한 32-비트 패턴 각각에 대하여 하나씩 232개의 독특한 32-비트 패턴을 계산하여, 결과적으로 모든 비트 순열 (내지는 치환) 이 테스트받게 된다. 이처럼 많은 수의 비트 순열 (내지는 치환) 계산은, 비록 자동화된 테스트 장치의 도움을 받는다고 하더라도, 성가신 작업일 뿐만 아니라 시간을 소비한다. 따라서, 필요한 CRC 체크 기능을 제공하지만, 광범위하고 성가신 비트 순열 (내지는 치환) 계산 및 그에 관한 장기적인 테스트 시간을 필요로 하지 않는 CRC 체커 (38) 용 회로를 지니는 것이 바람직하다.
현재의 MAC가 지니고 있는 네 번째 문제는, 송신기 FIFO (22) 및 네트워크 내에 송신하고자 하는 데이터를 버퍼시키기 위한 그의 기능에 관한 것이다. 시스템 인터페이스 (24) 는, 사용자 시스템 (도시되지 않음) 으로부터 데이터 프래그먼트(data fragments)를 페취 (fetch) 할 때, 32-비트 폭 데이터 버스가 사용되는 경우에는 한 번에 4 바이트 (즉, 2중 워드) 를 페취한다 (또는, 16-비트 폭 데이터 버스가 사용되는 경우에는 한 번에 2 바이트 (단일 워드) 를 페취한다). 모든 데이터 프래그먼트가 반드시 4 (또는 2) 로 균등하게 분할될 수 있는 바이트 수를 지니는 것은 아니기 때문에, 이것은, 시스템 인터페이스 (24)에 의하여 페취되는 바이트의 몇 개가 무효인 것을 의미한다는 것이 필연적이다. 그러나, 송신 전에, 이와 같은 모든 무효 데이터는 제거되어야 한다. 다시 말하면, 유효한 즉 타당한 데이터 바이트만이 네트워크 내로 송신되어야 하고, 무효인 데이터 바이트는 그것과 혼합되어서는 안된다.
현재로서는, 네트워크 내에 송신하기 위하여 송신기 FIFO (22) 에 의해 유효 데이터만이 버퍼되도록 하는 것을 보장하기 위해서는, MAC가 사용자 시스템 (도시되지 않음) 으로부터 페취하는 데이터를 검사하고 모든 무효 데이터 바이트를 필터링하여 제거하거나 또는 폐기하도록 MAC를 프로그램하여야 한다. 사용자 시스템 내에서 원하는 데이터 바이트가 얼마만큼 오정렬 (misaligment) 상태에 있는지에 의존하여, 유효 데이터 바이트에 대한 바이트 경계의 재정렬은, 많은 처리 시간을 소비하고 또한 복잡한 프로그래밍을 필요로 한다. 더욱이, 이러한 프로그래밍은, 이러한 재정렬 처리를 지원하기 위하여 MAC 내에는, 한층 생산적인 목적으로 사용할 수도 있는 충분한 프로그램 메모리를 설치하는 것을 필요로 한다.
따라서, 무효 데이터 바이트를 필터링하여 제거하거나 또는 그와 같은 필터 동작에 대한 필요성을 없앤 간단한 방법 및/또는 회로를 지니는 것이 바람직하다. 더욱이, 이러한 처리를 지원하기 위한 오버헤드 (overhead) 소프트웨어를 필요로 하지 않고서도 이러한 무효 데이터 바이트를 제거할 수 있도록 하는 것이 바람직하다. 또한, 송신기 FIFO (22) 내에서 그러한 무효 데이터 바이트를 제거하여, 시스템 인터페이스 (24) 및/또는 사용자 시스템을 한층 생산적인 동작을 위하여 사용할 수 있도록 하는 것이 바람직하다.
따라서, 본 발명의 제 1 목적은 해싱 방법에 사용되는 복잡한 수학적 알고리즘의 사용을 필요로 하지 않는 어드레스 필터 수단을 제공하는 것이다.본 발명의 제 2 목적은 1 개의 네트워크에 의하여 발생되는 데이터 패킷이 다른 네트워크에 브리지되는 것을 필요로 하는지에 대하여 조기에 결정하는 어드레스 필터 동작에 대한 개선된 네트워크 브리지를 제공하는 것이다.본 발명의 제 3 목적은 필요한 CRC 체크 기능을 제공하지만, 광범위하고 성가신 비트 순열 (내지는 치환) 계산 및 그에 관한 장기적인 테스트 시간을 필요로 하지 않는 개선된 CRC 체커를 제공하는 것이다.본 발명의 제 4 목적은 무효 데이터 바이트를 필터링하여 제거하거나 또는 그와 같은 필터 동작에 대한 필요성을 없앤 개선된 FIFO 수단을 제공하는 것이다.
도 1은 전형적인 매체 액세스 제어기를 간단한 기능적 블록 다이어그램 형태로 도시한 것이다.
도 2는 도 1의 매체 액세스 제어기에 대한 수신기 경로를 간단한 기능적 블록 다이어그램 형태로 도시한 것이다.
도 3은 3 개의 네트워크를 지원하는 네트워크 브리지를 간단한 기능적 블록 다이어그램 형태로 도시한 것이다.
도 4 및 도 5는 전형적인 CRC 체커를 논리 다이어그램 형태로 도시한 것이다.
도 6은 본 발명에 따른 매체 액세스 제어기를 간단한 기능적 블록 다이어그램 형태로 도시한 것이다.
도 7은 본 발명에 따른 매체 액세스 제어기의 내용 어드레스 메모리 아키텍쳐를 간단한 기능적 블록 다이어그램 형태로 도시한 것이다.
도 8은 본 발명에 따른 매체 액세스 제어기의 내용 어드레스 메모리에 사용되는 CAM 셀을 논리 및 개략적인 다이어그램 형태로 도시한 것이다.
도 9는 본 발명에 따른 매체 액세스 제어기를 사용하여 3 개의 네트워크를 지원하는 네트워크 브리지를 간단한 기능적 블록 다이어그램 형태로 도시한 것이다.
도 10은 본 발명에 따른 매체 액세스 제어기에 의하여 제공되는 외부 어드레스 필터 동작을 위한 인터페이스 지원을 간단한 기능적 블록 다이어그램 형태로 도시한 것이다.
도 11은 본 발명에 따른 CRC 체커를 간단한 논리 다이어그램 형태로 도시한 것이다.
도 12는 본 발명에 따른 매체 액세스 제어기의 송신기 FIFO를 간단한 기능적 블록 다이어그램 형태로 도시한 것이다.
본 발명에 따른 매체 액세스 제어기 (MAC) 는, 내용 어드레스 메모리 (Content addressable memory;CAM) 아키텍쳐를 제공하고, 그것은, 네트워크로부터 수신되는 착신 데이터 패킷이 MAC와 관련된 사용자 시스템에 의하여 사용되려고 의도된 것인지를 MAC가 신속하게 결정할 수 있게 한다. 따라서, 본 발명에 따른 CAM은, 사용자 시스템에 의하여 사용되려고 의도되지 않은 데이터를 차단 또는 필터링하여 제거한다.또한, 본 발명에 따른 MAC는, 외부 어드레스 필터 동작에 대한 지원용 인터페이스를 제공한다. 이것은, 네트워크 브리지로 부터 바람직하지 않은 데이터를 선택적으로 차단 또는 필터링하여 제거하기 위하여 MAC와 함께 외부 어드레스 필터를 사용할 수 있게 한다. 이것은, 바람직하지 않은 데이터가 불필요하게 브리지의 내부 버스를 결합시키는 것을 방지한다. 따라서, 브리지의 효율적인 처리 능력 및 액세스 능력이 증가된다.또한, 본 발명에 따른 MAC는, 개선된 테스트 능력을 구비하는 간단한 CRC 체커 회로를 제공한다. 어떠한 번거로운 비트 순열 내지는 치환 계산이 필요하지 않을 뿐만 아니라 테스트를 위하여 입력될 필요가 있는 비트 패턴의 수는 더 적어지고, 또한 테스트를 위해 바람직한 비트 패턴이 직접 입력될 수 있다.또한, 본 발명에 따른 MAC는, 네트워크 내로 송신하기 전에 무효 데이터 바이트를 차단하는 송신기 FIFO를 제공한다. 유효 데이터 바이트를 식별하기 위하여 유효성 내지는 타당성 태그 비트가 사용된다. 데이터가 전송되는 동안, 유효 데이터를 나타내는 유효성 내지는 타당성 태그 비트를 지니는 데이터 바이트만이 송신을 위하여 판독된다. 무효 데이터임을 나타내는 유효성 태그 비트를 지니는 데이터 바이트는, 송신기 FIFO 내에 도달하는 새로운 데이터 바이트에 의하여 그 위에 기록된다.본 발명의 이러한 목적 및 기타 다른 목적, 특징 및 이점은 이하 첨부된 도면 및 본 발명의 바람직한 실시예에 대한 상세한 설명을 참조하면 보다 쉽게 이해될 수 있을 것이다.실시예도 6은, 본 발명에 따른 매체 액세스 제어기 (MAC) 의 수신기 부분을 간단한 기능적 블록 다이어그램 형태로 도시한 것이다. 제 2 도에 도시된 바와 같은 종래 수신기의 주요한 기능 요소에 더하여, 본 발명에 따른 MAC의 수신기 부분은, 내용 어드레스 메모리 (100; CAM) 및 어드레스 인식 논리부 (102) 를 포함한다. 또한, 이하에 보다 상세하게 설명되겠지만, 외부 어드레스 필터 (104) 를 지원하기 위한 인터페이스 신호 (103) 가 포함된다.
CAM (100) 은, 물리적, 그룹 및/또는 동시 통신 (broadcast) 어드레스 정보로 선택적으로 프로그램된다. 전형적으로, 물리적 어드레스는, 네트워크 내의 독특한 시스템을 특정하고, 그룹 어드레스는, 네트워크 내의 복수개의 시스템을 특정하며, 동시 통신 어드레스는, 네트워크 내의 모든 시스템을 특정한다. CAM (100)은, 어드레스 인식 논리부 (102) 를 통하여 착신 데이터 패킷의 수신지 어드레스 필드를 모니터하여 착신 데이터 패킷이 사용자 시스템에 의하여 사용될 수 있도록 저장되어야 하는지 또는 폐기되어야 하는지의 여부를 신속하게 결정한다.
도 7은, 본 발명에 따른 CAM (100) 의 아키텍쳐를 도시한 것이다. CAM (100) 은, 행 및 열의 형태로 배열된 메모리 셀로 이루어지는 매트릭스를 포함한다. 이러한 매트릭스 내의 행 또는 열의 정확한 수는, 본 발명에 따른 CAM (100)에 대하여 중요한 것이 아니다. 상기 실시예에 있어서, CAM (100) 은 16 개의 행과 3 개의 열을 지닌다. 각각의 열은 2 바이트 (16 비트) 폭이다. 따라서, 각 행 및 열의 교차 (106) 는 1 워드의 데이터를 구성한다. 각 워드 (106) 에 있어서 16 개의 비트 각각은 CAM 셀 (108) 내에 저장된다. 어드레스 비교 또는 매칭 (matching)이 이루어지는 것은 이러한 셀 (108) 내에서이다.
CAM (100) 은, 행마다 매칭을 이행하기 위하여 기준 어드레스로 미리 프로그램 된다. 다시, 각 행은, 워드마다, 즉 한 번에 16 개의 비트를 기초로 프로그램 된다. 각 기준 어드레스를 구성하는 3 개의 워드 (106) 는, MAC 버스 (34) 를 통하여 도달되고, 또한 행 선택기 논리부 (110) 내의 메모리 포인터 (도시되지 않음)에 의하여 실행되는 어드레스 동작에 따라 적당한 행 내로 로드된다. 각 행 내로 어드레스 정보를 기록하고 이를 판독하는 동작은, 각 행 내의 각 워드 (106) 에 대한 2 비트 폭 판독/기록 신호 (112) 에 의하여 제어된다.
각 프로그램된 기준 어드레스를 사용하여, 이네이블 비트 (Em) 가 세트된다. 이러한 이네이블 비트 (Em) 의 세트는, 기준 어드레스가 그 특정의 행 내에 프로그램되어져 있다는 것을 나타내고 그러한 기준 어드레스와 착신 수신지 어드레스를 비교 내지는 매칭을 가능하게 하도록 작용한다. 16 개의 행을 지니는 실시예에 있어서, 16 개의 대응하는 이네이블 비트 (Em) 가 존재한다. 네트워크 동시 통신 어드레스를 표시하기 위하여, 모든 비트를 논리 '1' 로 세트 (예컨대, 고정 배선 (hard-wired)) 시킨 상태로 부가적인 행이 사용될 수 있다.
착신 직병렬 변환된 데이터 (28) 내의 착신 수신지 어드레스 필드가 직병렬 변환기 (36) 로 부터 한 번에 1 바이트씩 도달되고 48-비트 폭의 일시적 저장 레지스터 (113) 내에 기록된다. 4 바이트 수신지 어드레스 필드의 48-비트 모두가 일시적 저장 레지스터 (113) 내에 기록되면, 미리 프로그램된 기준 어드레스 (상기에 기술됨) 와 동시적으로 비교하기 위하여 CAM (100) 의 각 행 내에 동시적으로 기록된다.
상기 기준 어드레스 및 착신 수신지 어드레스로 부터의 대응하는 비트는 동일한 CAM 셀 (108) 내에 기록된다. 매칭이 이루어지는 것은 이러한 CAM 셀 (108) 내에서이다. 매칭이 이루어지지 않는 경우에는, 논리 '0' 이 OR 게이트 (114) 에 출력되어 매칭 결과 신호를 발생한다. 그러나, 매칭이 이루어지는 경우에는, 논리 '1' 이 OR 게이트 (114) 에 출력됨으로써, 긍정적인 매칭 결과를 나타내는 논리 '1' 출력이 그로 부터 발생한다.
도 8은, 본 발명에 따른 CAM 셀 (108) 을 논리 및 개략적인 다이어그램 형태로 도시한 것이다. 상기에 기술한 바와 같이, 기준 데이터 비트가 기록되고 그것에 대응하는 입력 수신지 어드레스 비트와 비교되는 것은 이러한 CAM 셀 (108) 내에서이다. 이러한 기준 어드레스 비트는, CAM 셀 입력 라인 (118) 상에서 멀티플렉서 (116) 를 통하고 MAC 버스 (34) 를 통하여 입력된다. 착신 판독/기록 신호 (112) 에 의하여 이네이블되는 패스 게이트 (120) 및 교차 결합형 인버터 (122) 는, 착신 기준 어드레스 비트 (118) 및 그의 반전 비트를 나타내는 전하가 결합된 금속 산화물 반도체 전계 효과 트랜지스터 (Metal Oxide Semiconductor Field Effect Transistor;MOSFET) (124, 126) 의 게이트에 발생되게 할 수 있다. 따라서, 제 1 MOSFET (124) 또는 제 2 MOSFET (126) 중 어느 하나, 그러나 그들 모두는 아닌 MOSFET가 도통 상태로 턴온된다.
대응하는 착신 수신지 어드레스 비트는, 일시적 저장 레지스터 (113) 를 통하여 도달되고 멀티플렉서 (116) 를 통하여 CAM 셀 (108) 에 입력된다. 멀티플렉서 (116) 는, 수신지 어드레스 비트 (128) 및 그의 반전 비트 (130) 를 나타내는 전압을, 도 8에 도시된 바와 같이, MOSFET (124, 126) 를 직렬 연결된 채널양단에 인가한다. 이러한 비트 (128) 또는 그의 반전 비트 (130) 와 관련된 논리 레벨은, 상기에 기술한 바와 같이, 기준 어드레스 비트에 의해 턴온되는 MOSFET (124, 126) 의 어느 것을 통과하게 되고, 또한 풀다운 MOSFET (132) 의 게이트에 인가된다. 제 8 도에 도시된 바와 같이, 장치를 결합하고 상기에 기술한 바와 같이 논리 레벨을 인가하는 것에 의해 결과적으로는 매칭이 이루어지는 경우에 풀다운 MOSFET (132)의 게이트에 논리 '0' 이 인가되고, 또한 매칭이 이루어지지 않는 경우에 논리 '1' 이 인가된다.
풀다운 MOSFET (132) 의 게이트에 즉 대응하는 기준 및 수신지 어드레스 비트 사이에 어떠한 매칭도 이루어지지 않는 것을 나타내는 논리 '1' 을 인가하면, 풀다운 MOSFET (132) 는 도통 상태로 된다. 풀다운 MOSFET (132) 가 도통 상태에 있는 경우 풀다운 MOSFET (132) 는 매치 라인 (134) (이하 보다 상세하게 기술됨)의 전위를 논리 '0'으로 풀다운 한다. 이러한 논리 '0' 은, 대응하는 이네이블 비트 (Em) 와 함께 비교 이네이블용 AND 게이트 (136) 에 공급되는 경우, 이러한 비트 사이에 어떠한 매칭도 이루어지지 않는 것을 나타내는 신호 (138) 를 발생한다. 그러나, 매칭이 이루어지는 경우에는, 풀다운 MOSFET (132) 는 비도통 상태를 유지하고 또한 매치 라인 (134) 상에 원래 발생된 논리 '1' 은 이네이블 비트 (Em) 와 AND 동작되고 또한 매칭 즉 정합을 나타내는 신호 (138) 를 발생한다.
CAM 셀 (108) 내로 착신 수신지 어드레스 비트를 로드시키기 전에, 매치 라인 (134) 은, 논리 '1' 을 나타내는 전위로 전기적으로 충전된다. 이러한 매치 라인 (134) 은, CAM (100) 내의 행을 통하여 모든 CAM 셀 (108) 을 상호 접속시킨다. 다시 말하면, CAM (100) 의 각 행 내의 모든 CAM 셀 (108) 은 동일한 매치 라인 (134) 에 결합된다. 따라서, 상기 행내에서 비교된 48 개의 비트 중 유일한 1 개의 비트만이 상이할 뿐이라면, 매치 라인 (134) 상에 발생된 원래의 전하는, 비-매치 비트에 대응하여 풀다운 MOSFET (132) 에 의해 방전된다. 한편, 매칭이 이루어지는 경우에는, 매치 라인 (134) 상에 초기에 발생된 논리 '1' 은 잔존하고 또한 도 7에 도시된 매칭 결과 신호로서 발생하는 논리 '1' 신호에 반영된다.
본 발명에 따른 CAM 셀 구성체 (108) 는, 전하를 신호 경로 또는 그의 노드 (예컨대, 매치 라인 (134)) 상에 발생시키고 또한 적극적으로 방전할 때까지 충분한 시간 동안 신뢰성 있게 유지할 수 있도록 집적 회로 구성체 내의 MOSFET를 상호 접속하는 능력을 이용한다. 매치 라인 (134)을 전기적으로 충전하고 또한 그것을 결선(wired)-OR 형태로 복수개의 풀다운 MOSFET (132)에 결합하는 것에 의해, 상기에 기술한 바와 같이 어드레스 비트는 대단히 신속하게 비교될 수 있다. 상기에 기술한 바와 같이, 착신 수신지 어드레스를 나타내는 48 개의 비트 내의 어느 1 개의 비트가 기준 어드레스 내의 대응하는 비트와 매칭되지 않는 경우에는, 대응하는 풀다운 MOSFET (132) 가 매치 라인 (134) 을 신속하게 방전시킴으로써 즉시 비-매칭 어드레스를 나타낸다.
그러나, 본 발명에 따른 CAM 셀 구성체 (108) 는, 결선-OR 형태로 결합하는 복수개의 MOSFET를 구비하는 전기적으로 충전된 노드를 사용하는 것으로 제한할 필요는 없다. 적당한 논리 게이트 즉 결선-OR 형태로의 논리적 OR 동작은, 저장된 전하가 아니라 논리 '1' 을 공급하는 활성 전압으로 사용될 수 있다.
도 9는, 본 발명에 따른 MAC (60, 62, 64) 를 통하여 통신하는 3 개의 네트워크 (54, 56, 58) 를 브리지하는 네트워크 브리지 (150) 를 간단한 기능적 블록 다이어그램 형태로 도시한 것이다. 도 9에 도시된 바와 같이, MAC (60, 62, 64) 각각은, 관련하는 외부 어드레스 필터 (152, 154, 156) 의 사용을 지원한다. 도 9의 네트워크 브리지 (150) 는 3 개의 네트워크 (54, 56, 58) 의 브리지 구성을 도시하고 있으나, 브리지할 수 있는 네트워크의 정확한 수는 본 발명의 MAC에 제한되는 것은 아니다.
도 10은, 본 발명에 따른 MAC (60) 및 외부 어드레스 필터 (152) 사이의 인터페이스를 보다 상세하게 도시한 것이다. 외부 어드레스 필터 (152) 는, 디코더/검지기 (154), 어드레스 래치 (156), 어드레스 비교기 (158) 및 어드레스 조사표 (160) 를 포함한다.
MAC (60) 는, 언제 수신지 어드레스 필드가 도달되어 시스템 버스 (52) 에 전송되는 지를 알려주는 신호 (162) 를 디코더/탐지기 (154) 에 전송한다. 어드레스 래치 (156) 는, 수신지 어드레스 정보를 래치하고, 또한 그것을 어드레스 비교기 (158) 에 공급한다. 어드레스 비교기 (158) 는, 이러한 수신지 어드레스 필드를 어드레스 조사표 (160) 내에 위치하는 미리 프로그램된 어드레스와 비교한다. 매칭이 이루어짐으로써 착신 데이터 패킷이 수신되고 또한 시스템 메모리 (68) 에 의하여 버퍼된다는 것을 나타내는 경우, 외부 어드레스 필터 (152) 는 그 이상의 어떠한 동작도 하지 않는다. 그러나, 매칭이 이루어지지 않음으로써, 착신 데이터 패킷이 버퍼되지 않는다는 것을 나타내는 경우, 패킷 거부 신호 (164) 가 상기 어드레스 비교기 (158) 로 부터 MAC (60) 에 전송된다. 그런 다음, MAC (60) 는, 착신 데이터 패킷을 버퍼하기 위하여 그때까지 사용된 시스템 메모리 (68) 로의 데이터 중계 동작을 정지하고, 또한 그 메모리 포인터 어드레스를 리세트한다. 이때, 시스템 메모리 (68) 는, 착신 데이터 패킷을 버퍼하기 위하여 사용된 메모리 레지스터를 재생하여 이용할 수 있다.
본 발명에 따른 MAC (60) 는, 수신지 어드레스 필드만의 인식 및 포획에 제한되지 않는다는 점을 이해할 수 있을 것이다. 개념적으로는, 착신 데이터 패킷 내의 임의의 데이터 비트 필드는, 외부 어드레스 필터 (152) 에 있어서 어드레스 매칭을 위하여 사용할 수 있다. 예를 들면, 착신 데이터 필드 또는 소스 어드레스 필드의 일부는 어드레스 래치 (156) 및 어드레스 비교기 (158) 내에서 각각 래치되어 비교될 수 있다.
MAC (60)에 의하여 외부 어드레스 필드 (152) 에 공급되는 인터페이스, 특히 디코더 검지기 (154) 에 전송되는 신호 (162) 는, 스패닝 트리 및 소스 루팅 모두의 알고리즘을 지원한다. 스패닝 트리 알고리즘 (spanning tree algorithm) 은, 어드레스 필터로 하여금 그와 관련된 네트워크 내의 시스템의 소스 어드레스를 '학습 (learn)' 시키고 또한 데이터 패킷을 소싱하는 시스템과 동일한 네트워크 내의 시스템에 의해 수신되려고 의도된 착신 데이터 패킷을 필터링하여 제거한다. 소스 루팅 알고리즘 (source routing algorithm)은, 또한 착신 데이터 패킷의 데이터 필드 내의 바이트 필드를 조사하고, 미리 프로그램된 정보에 기초하여, 그러한 착신 데이터 패킷을 필터링하여 제거할 것인지의 여부를 결정한다.
스패닝 트리 알고리즘을 지원하기 위하여, MAC (60) 는, 언제 수신지 어드레스 필드가 도달했는지를 알려 주는 3-비트 폭 신호 (162) 를 디코더/검지기 (154)에 전송한다. 소스 루팅 알고리즘을 지원하기 위하여, MAC (60) 는 '캐리어 감지' 신호 (네트워크 내에 데이터 패킷이 존재하는지를 나타내는 신호) 및 직병렬 변환 수신 NRZ 데이터 및 회복 데이터 클록으로 구성되는 신호 (162) 를 공급한다.
외부 어드레스 필터 (152) 내의 어드레스 래치 (156), 어드레스 비교기 (158) 및 어드레스 조사표 (160) 는, 본 발명에 따른 CAM (100) 과 대체될 수 있다. 이 점에 관하여는 도 7 및 그에 관한 상세한 설명을 참조하기 바람) 상기에 기술한 바와 같이, CAM (100) 은, 어드레스 래치 (156) 의 저장 능력과 유사한 착신 데이터 저장 능력, 어드레스 조사표 (160) 의 저장 능력과 유사한 기준 데이터 저장 능력, 및 어드레스 비교기 (158) 의 비교 능력과 유사한 데이터 비교 능력을 제공한다. 따라서, 외부 어드레스 필터 (152) 에 의해 실행되는 어드레스 필터 동작은, 본 발명에 따른 CAM (100) 에 의해 이루어지는 속도와 동일한 속도로 실행될 수 있다.
도 11은, 본 발명에 따른 CRC 체커를 논리 다이어그램 형태로 도시한 것으로, 3 개의 부가적인 논리 요소가 도 4에 도시된 종래의 CRC 체커 (38)에 부가되어 그의 테스트 능력을 단순화시킨 것을 보여 준다. 이러한 부가적인 요소는, 2 개의 AND 게이트 (170, 172) 및 2중 입력 멀티플렉서 (174) 를 포함한다.
도 11에 도시된 바와 같이 접속되어 있는 경우, 이러한 부가적인 요소 (170, 172, 174) 는, 2 개의 사용자에 의해 발생된 입력 테스트 신호 (176, 178) 와 함께, CRC 체커 (38) 의 테스트 동작을 현저하게 단순화시킨다. 논리 '0' 에서 활성 상태인 제 1의 사용자에 의해 발생된 테스트 신호 (176) 는 시프트 레지스터 요소 (72) 로 부터 CRC 세트 신호를 제거하여, 시프트 레지스터 요소 (72) 가 정상적으로 동작하게 할 수 있다. 또한 논리 '0' 에서 활성 상태인 제 2의 사용자에 의해 발생된 테스트 신호 (178) 는 AND 게이트 (172) 로 부터 논리 '0' 이 출력되게 하고 또한 배타적-OR 게이트 (70) 각각의 한 입력에 인가되게 함으로써, 상기 배타적-OR 게이트를 실질적으로는 간단한 패스 게이트 기능과 동일한 기능을 갖는 구조로 감소시킨다.
제 2의 사용자에 의해 발생된 테스트 신호 (178) 는, 또한, 멀티플렉서 (174) 로 하여금, 입력 배타적-OR 게이트 (70) 를 통과하지 않고서도, 착신 데이터 비트 (26) 를 직접 수신하게 한다. 따라서, 착신 데이터 (26) 는, 직접적으로 시프트 레지스터 요소 (72) 내로 시프트되고, 또한 현재 단순한 패스 게이트로서 작용하는 배타적-OR 게이트 (70) 를 통하여 시프트된다. 이것은, 테스트를 원하는 비트 패턴이, 시프트 동작 및 배타적-OR 동작의 논리적 효과를 저지하는 데 필요한 번거로운 비트 순열 내지는 치환 계산을 하지 않고서도, 직접 입력되게 할 수 있다. 현재 착신 데이터 (26) 의 비트 패턴과 동일한 최종적인 비트 패턴 (80) 은 통상적으로 CRC 비교기 (74) 내에서 비교된다.
232개의 패턴이 아니라 단지 33 개의 상이한 CRC 비트 테스트 패턴이 입력될 필요가 있기 때문에, 도 11에 도시된 CRC 체커 (38) 에서 필요로 하는 시간은 현저하게 짧아진다. CRC 에러가 발생하지 않도록 의도되는 CRC 비트 테스트 패턴을 처음에 직접 입력될 수 있다. 이때, 결과적인 테스트 패턴이 직접 입력됨에 따라, 그러한 테스트 패턴의 32 개의 비트 각각은 한 번에 1 개씩 반전, 또는 토글(toggle)' 동작될 수 있다. 따라서, 단지 33 개의 상이한 CRC 비트 패턴만이 도 11에 도시된 CRC 체커를 완전하게 테스트하도록 입력될 필요가 있다.
도 12는, 본 발명에 따른 송신기 FIFO (22) 의 아키텍쳐를 도시한 것이다. 본 발명에 따른 송신기 FIFO (22) 는 행 및 열의 형태로 배열된 메모리 요소로 이루어진 매트릭스로 이루어져 있다. 각 행은, 네트워크 내에 전송하도록 예정된 데이터 바이트를 저장하기 위한 4 바이트-폭 열을 지닌다. 각 바이트 폭 메모리 요소와 관련되는 것은 데이터 바이트가 유효 데이터인지 또는 무효 데이터인지를 나타내는 단일의 '유효성 태그 비트'이다. 이러한 매트릭스는 도 12에 도시된 바와 같이 가시화될 수 있는 데, 이 경우 BXY는 바이트 폭 메모리 요소를 나타내고, 또한 TXY는 관련된 유효성 태그 비트를 나타낸다 ('X'는 행 번호를 표시하고, 'Y'는 열 번호를 표시한다).
본 발명에 따른 송신기 FIFO (22) 의 실시예에 있어서, 8 개의 행 및 4 개의 열이 사용된다. 이것은, 본 발명에 따른 MAC 내에서 32 비트 폭 데이터 버스가 사용된 경우에 사용되는 2중 워드, 즉 4 바이트 데이터 페취와 일치한다. 그러나, 정확한 수의 행 및 열은 본 발명에 따른 송신기 FIFO (22) 에 중요하지는 않다. 예를 들면, 16-비트 폭 데이터 버스 및 단일 워드, 즉 2 바이트 데이터 페취가 사용된 경우에는, 2 개의 열이 사용될 수 있다.
데이터 바이트가 시스템 메모리 (68) 로 부터 페취되고 또한 송신기 FIFO (22) 내에 저장하기 위하여 시스템 인터페이스 (24) 에 통과됨에 따라, 무효 데이터 바이트를 차단하는 것 및/또는 데이터 바이트 경계를 재정렬시키는 것에 대한 필요성은 없어진다. 데이터 바이트는 직접 송신기 FIFO (22) 내에 전송되는 데, 이 경우 유효성 태그 비트 발생기 (180) 가, 적당한 논리 레벨을, 각 데이터 바이트 (BXY) 에 대응하는 유효성 태그 비트 (TXY) 에 할당하여 그 데이터 바이트 (BXY) 가 유효 데이터인지 또는 무효 데이터인지의 여부를 나타낸다. 그 후, 직렬화기 및 송신기 인터페이스 (18) 에 전송하기 위하여 데이터 바이트 (BXY) 를 판독하는 경우, 바이트 순서 상태 기계 (182) 가 각 태그 비트 (TXY) 를 검사하고, 또한 그의 상태를 기초로 하여, 유효 데이터 바이트 (BXY) 만을 판독한다. 따라서, 유효 데이터 바이트 (BXY) 를 분류하고 재정렬시키는데 달리 필요한 소프트웨어 및 처리 시간은 더 이상 필요하지 않다.
유효성 태그 비트 발생기 (180) 는, 시스템 인터페이스(24) 로 부터 수신된 정보(184) 로서,시스템 메모리 (68) 로 부터 페취된 각 데이터 프래그먼트내의 개시 어드레스 및 데이터 바이트의 총 개수를 나타내는 그러한 정보(184)를 검사함으로써, 상기 태그 비트 (TXY) 에 적당한 값을 할당한다. 이것은, 유효성 태그 비트 발생기 (180) 가, 적당한 값을 상기 태그 비트 (TXY) 에 할당하고 또한 그에 대응하는 데이터 바이트 (BXY) 의 저장과 동시적으로 상기 태그 비트를 저장할 수 있다. 일예를 들어 기술하면, 이러한 태그 비트 값 할당 및 저장은, 멀티플렉서 (도시되지 않음) 또는 시프트 레지스터를 사용하여 실시될 수 있는 데, 이 경우 상기 태그 비트 값 (TXY) 은 착신 데이터 바이트 (BXY) 의 저장과 동시적으로 저장되고 또한 시프트 출력된다. 변형적인 예를 또 들면, 이러한 태그 비트 값 할당 및 저장은, 펌웨어 내에 적당한 태그 비트 값 (TXY) 을 저장하는 것에 의해 실시할 수 있는 데, 이 경우 저장된 값의 검색은 착신 데이터 바이트 (BXY) 의 저장과 동시적으로 이루어진다.
본원에 기술된 본 발명의 실시예의 변형예는 본 발명을 실시하는 데 사용될 수 있다는 점을 이해하여야 한다. 첨부된 특허청구범위는 본 발명의 범위를 한정하며 이들 청구범위 및 그의 등가범위에 속하는 방법 및 구성체는 본 발명에 포함하고자 의도된 것이다.
본 발명에 따른 매체 액세스 제어기 (MAC) 는, 내용 어드레스 메모리 (CAM) 아키텍쳐를 제공하여, 네트워크로 부터 수신되는 입력 데이터 패킷이 MAC에 관한 사용자 시스템에 의하여 사용되려고 의도되는 것인 지를 MAC가 신속하게 결정할 수 있게 한다.
또한, 본 발명에 따른 MAC는, 외부 어드레스 필터 동작에 대한 지원용 인터페이스를 제공하여, 네트워크 브리지로 부터 바람직하지 않은 데이터를 선택적으로 차단 또는 필터링하여 제거하기 위하여 MAC와 함께 외부 어드레스 필터를 사용할 수 있게 한다.
본 발명에 따른 MAC는, 개선된 테스트 능력을 구비하는 간단한 CRC 체커 회로를 제공하여, 어떠한 번거로운 비트 순열 내지는 치환 계산이 필요하지 않을 뿐만 아니라 테스트를 위하여 입력할 필요가 있는 비트 패턴의 수가 더 적어지게 하고, 또한 테스트를 원하는 비트 패턴을 직접 입력시킬 수 있게 한다.
또한, 본 발명에 따른 MAC는, 네트워크내에 송신하기 전에 무효 데이터 바이트를 차단하는 송신기 FIFO를 제공하여, 유효 데이터 바이트를 식별하기 위하여 유효성 내지는 타당성 태그 비트만이 사용되게 한다.

Claims (12)

  1. (삭제)
  2. 복수 개의 디지탈 시스템을 포함하고 스패닝 트� 네트워크 브리지에 연결된 디지탈 네트워크용 어드레스 필터 회로로서, 상기 복수 개의 디지탈 시스템 각각이 그와 관련된 어드레스 정보를 지니는 디지탈 네트워크용 어드레스 필터 회로에 있어서,
    복수 개의 디지탈 시스템에 해당하는 소오스 어드레스 정보를 저장하는 메모리 회로;
    네트워크 브리지와 결합하여 상기 네트워크 브리지로 부터 복수 개의 비트를 포함하는 스테이터스 신호를 수신하며 상기 수신된 스테이터스 신호가 상기 네트워크 브리지에 내재하는 데이터 신호의 수신지 어드레스 정보의 존재를 나타내는 경우 래치 이네이블 신호를 발생시키는 디코더 회로;
    상기 네트워크 브리지와 결합하고 상기 디코더 회로에 연결되어 상기 래치 이네이블 신호를 수신하며 그에 따라 상기 네트워크 브리지로 부터의 데이터 신호의 수신지 어드레스 정보를 수신 및 래칭하는 래치 회로; 및
    상기 메모리 및 래치 회로에 연결되어 상기 래칭된 수신지 어드레스 정보 및 상기 저장된 소오스 어드레스 정보를 수신 및 비교하고, 상기 래칭된 수신지 어드레스 정보 및 상기 저장된 소오스 어드레스 정보의 비교에 따라 데이터 거부 신호를 발생시키는 비교기 회로로서, 상기 데이터 거부 신호는 상기 데이터 신호를 거부하는 데 상기 네트워크 브리지에 의해 사용되는 비교기 회로
    를 포함하는 어드레스 필터 회로.
  3. 복수 개의 디지탈 시스템을 포함하며 소오스 루팅 네트워크 브리지에 연결된 디지탈 네트워크용 어드레스 필터 회로에 있어서,
    선택된 디지탈 정보를 저장하는 메모리 회로;
    네트워크 브리지와 결합하여 상기 네트워크 브리지로 부터 미리 결정된 데이터 필드를 포함하는 디지탈 데이터 신호 및 반송파 감지 신호를 수신하며, 그에 따라 래치 이네이블 신호를 발생시키는 디코더 회로;
    상기 네트워크 브리지와 결합하며 상기 디코더 회로에 연결되어 상기 래치 이네이블 신호를 수신하고 그에 따라 상기 미리 결정된 데이터 필드를 수신 및 래칭하는 래치 회로; 및
    상기 메모리 및 래치 회로에 연결되어 상기 래칭된 미리 결정된 데이터 필드 및 상기 저장된 선택된 디지탈 정보를 수신 및 비교하고 상기 래칭된 미리 결정된 데이터 필드 및 상기 저장된 선택된 디지탈 정보의 선택에 따라 데이터 거부 신호를 발생시키는 비교기 회로로서, 상기 데이터 거부 신호는 상기 데이터 신호를 거부하는 데 상기 네트워크 브리지에 의해 사용되는 비교기 회로
    를 포함하는 어드레스 필터 회로.
  4. 컴퓨터 네트워크로 부터 원하지 않는 데이터를 선택적으로 필터링하여 제거하는 외부 데이터 필터링을 지원하는 컴퓨터 네트워크 브리지 회로에 있어서,
    제 1 컴퓨터 네트워크와 결합하고 상기 제 1 컴퓨터 네트워크로 부터 데이터 패킷을 입력하는 데이터 입력 포트;
    브리지 제어 장치와 결합하고 상기 브리지 제어 장치로 부터 상기 데이터 패킷의 입력을 나타내는 제 1 단정(assertion) 상태를 포함하는 데이터 스테이터스 신호를 출력하는 스테이터스 출력 포트;
    상기 브리지 제어 장치와 결합하고 상기 브리지 제어 장치로 부터 제 2 단정 상태를 포함하는 데이터 거부 제어 신호를 입력하는 제어 입력 포트; 및
    제 2 컴퓨터 네트워크와 결합하고 상기 입력된 데이터 거부 신호에 따라 상기 입력된 데이터 패킷의 최소한 일부를 상기 제 2 컴퓨터 네트워크에 출력하는 데이터 출력 포트로서, 상기 입력된 데이터 패킷의 최소한 일부의 출력은 상기 입력된 데이터 거부 제어 신호의 제 2 단정 상태의 수신에 따라 종단되는 데이터 출력 포트
    를 포함하는 컴퓨터 네트워크 브리지 회로.
  5. 컴퓨터 네트워크로 부터 원하지 않는 데이터를 선택적으로 필터링하여 제거하는 외부 데이터 필터링을 지원하는 컴퓨터 네트워크 브리지 회로에 있어서,
    제 1 컴퓨터 네트워크와 결합하고 상기 제 1 컴퓨터 네트워크로 부터 데이터 패킷을 입력하는 데이터 입력 포트;
    브리지 제어 장치와 결합하고 상기 입력된 데이터 패킷의 최소한 제 1 부분을 상기 브리지 제어 장치에 출력하는 제 1 데이터 출력 포트;
    상기 브리지 제어 장치와 결합하고 상기 입력된 데이터 패킷과 관련된 데이터 클록을 상기 브리지 제어 장치에 출력하는 클록 출력 포트;
    상기 브리지 제어 장치와 결합하고 상기 데이터 패킷의 입력을 나타내는 제 1 단정 상태를 포함하는 데이터 스테이터스 신호를 상기 브리지 제어 장치에 출력하는 스테이터스 출력 포트;
    상기 브리지 제어 장치와 결합하고 상기 브리지 제어 장치로 부터 제 2 단정 상태를 포함하는 데이터 거부 제어 신호를 입력하는 제어 입력 포트; 및
    제 2 컴퓨터 네트워크와 결합하고 상기 입력된 데이터 거부 제어 신호에 따라 상기 입력된 데이터 패킷의 최소한 제 2 부분을 상기 제 2 컴퓨터 네트워크에 출력하는 제 2 데이터 출력 포트로서, 상기 입력된 데이터 패킷의 최소한 제 2 부분의 출력은 상기 입력된 데이터 거부 제어 신호의 제 2 단정 상태의 수신에 따라 종단되는 제 2 데이터 출력 포트
    를 포함하는 컴퓨터 네트워크 브리지 회로.
  6. 컴퓨터 네트워크로 부터 원하지 않는 데이터를 선택적으로 필터링하여 제거하는 외부 데이터 필터링을 지원하는 컴퓨터 네트워크 브리지 방법에 있어서,
    제 1 컴퓨터 네트워크로 부터 데이터 패킷을 입력하는 단계;
    상기 데이터 패킷의 입력을 나타내는 제 1 단정 상태를 포함하는 데이터 스테이터스 신호를 브리지 제어 장치에 출력하는 단계;
    상기 브리지 제어 장치로 부터 제 2 단정 상태를 포함하는 데이터 거부 제어 신호를 입력하는 단계; 및
    상기 입력된 데이터 거부 제어 신호에 따라 상기 입력된 데이터 패킷의 최소한 일부를 제 2 컴퓨터 네트워크에 출력하는 단계로서, 상기 입력된 데이터 패킷의 최소한 일부의 출력은 상기 입력된 데이터 거부 제어 신호의 제 2 단정 상태의 수신에 따라 종단되는 상기 제 2 컴퓨터 네트워크에의 출력 단계
    를 포함하는 컴퓨터 네트워크 브리지 방법.
  7. 컴퓨터 네트워크로 부터 원하지 않는 데이터를 선택적으로 필터링하여 제거하는 외부 데이터 필터링을 지원하는 컴퓨터 네트워크 브리지 방법에 있어서,
    제 1 컴퓨터 네트워크로 부터 데이터 패킷을 입력하는 단계;
    상기 입력된 데이터 패킷의 최소한 제 1 부분을 브리지 제어 장치에 출력하는 단계;
    상기 입력된 데이터 패킷과 관련된 데이터 클록을 상기 브리지 네트워크에 출력하는 단계;
    상기 데이터 패킷의 입력을 나타내는 제 1 단정 상태를 포함하는 데이터 스테이터스 신호를 상기 브리지 제어 장치에 출력하는 단계;
    상기 브리지 제어 장치로 부터 제 2 단정 상태를 포함하는 데이터 거부 제어 신호를 입력하는 단계; 및
    상기 입력된 데이터 거부 제어 신호에 따라 상기 입력된 데이터 패킷의 최소한 제 2 부분을 제 2 컴퓨터 네트워크에 출력하는 단계로서, 상기 입력된 데이터 패킷의 최소한 제 2 부분의 출력은 상기 입력된 데이터 거부 제어 신호의 제 2 단정 상태의 수신에 따라 종단되는 상기 제 2 컴퓨터 네트워크에의 출력 단계
    를 포함하는 컴퓨터 네트워크 브리지 방법.
  8. 복수 개의 디지탈 시스템을 포함하고 스패닝 트� 네트워크 브리지에 연결된 디지탈 네트워크용 어드레스 필터 회로로서, 상기 복수 개의 디지탈 시스템 각각이 그와 관련된 어드레스 정보를 지니는 어드레스 필터 회로에 있어서,
    복수 개의 디지탈 시스템에 해당하는 소오스 어드레스 정보를 저장하는 메모리 회로;
    네트워크 브리지와 결합하여 상기 네트워크 브리지로 부터 복수 개의 병렬 데이터 신호 스테이터스 비트를 지니는 스테이터스 신호를 수신하며 상기 수신된 복수 개의 병렬 데이터 신호 스테이터스 비트가 상기 네트워크 브리지에 내재하는 데이터 신호의 수신지 어드레스 정보의 존재를 나타내는 선택된 비트 패턴을 지니는 경우 래치 이네이블 신호를 발생시키는 디코더 회로;
    상기 네트워크 브리지와 결합하고 상기 디코더 회로에 연결되어 상기 래치 이네이블 신호를 수신하며 그에 따라 상기 네트워크 브리지로 부터의 데이터 신호의 수신지 어드레스 정보를 수신 및 래칭하는 래치 회로; 및
    상기 메모리 및 래치 회로에 연결되어 상기 래칭된 수신지 어드레스 정보 및 상기 저장된 소오스 어드레스 정보를 수신 및 비교하며, 상기 어드레스 비교에 따라 신호를 발생시키는 비교기 회로
    를 포함하는 어드레스 필터 회로.
  9. 복수 개의 디지탈 시스템을 포함하고 소오스 루팅 네트워크 브리지에 연결된 디지탈 네트워크용 어드레스 필터 회로에 있어서,
    선택된 디지탈 정보를 저장하는 메모리 회로;
    네트워크 브리지와 결합하여 상기 네트워크 브리지로 부터 미리 결정된 데이터 필드를 포함하는 디지탈 데이터 신호 및 반송파 감지 신호를 수신하고 그에 따라 래치 이네이블 신호를 발생시키는 디코더 회로;
    상기 네트워크 브리지와 결합하고 상기 디코더 회로에 연결되어 상기 래치 이네이블 신호 및 상기 디지탈 데이터 신호와 관련된 디코딩된 데이터 클록을 수신하고 그에 따라 상기 미리 결정된 데이터 필드를 수신 및 래칭하는 래치 회로; 및
    상기 메모리 및 래치 회로에 연결되어 상기 래칭된 미리 결정된 데이터 필드 및 상기 저장된 선택된 디지탈 정보를 수신 및 비교하며, 상기 비교에 따라 신호를 발생시키는 비교기 회로
    를 포함하는 디지탈 네트워크용 어드레스 필터 회로.
  10. 컴퓨터 네트워크로 부터 원하지 않는 데이터를 선택적으로 필터링하여 제거하는 외부 데이터 필터링을 지원하는 컴퓨터 네트워크 브리지 회로에 있어서,
    제 1 컴퓨터 네트워크와 결합하여 상기 제 1 컴퓨터 네트워크로 부터 데이터 패킷을 입력하는 데이터 입력 포트;
    브리지 제어 장치와 결합하여 상기 입력된 데이터 패킷의 최소한 제 1 부분을 상기 브리지 제어 장치에 출력하는 제 1 데이터 출력 포트;
    상기 브리지 제어 장치와 결합하여 상기 입력된 데이터 패킷과 관련된 디코딩된 데이터 클록을 상기 브리지 제어 장치에 출력하는 클록 출력 포트;
    상기 브리지 제어 장치와 결합하여 상기 데이터 패킷의 입력을 나타내는 제 1 단정 상태를 포함하는 데이터 스테이터스 신호를 상기 브리지 제어 장치에 출력하는 스테이터스 출력 포트;
    상기 브리지 제어 장치와 결합하여 상기 브리지 제어 장치로 부터 제 2 단정 상태를 포함하는 데이터 제어 신호를 입력하는 제어 입력 포트; 및
    제 2 컴퓨터 네트워크와 결합하여 상기 입력된 데이터 제어 신호에 따라 상기 입력된 데이터 패킷의 최소한 제 2 부분을 상기 제 2 컴퓨터 네트워크에 출력하는 제 2 데이터 출력 포트
    를 포함하는 컴퓨터 네트워크 브리지 회로.
  11. 컴퓨터 네트워크로 부터 원하지 않는 데이터를 선택적으로 필터링하여 제거하는 외부 데이터 필터링을 지원하는 컴퓨터 네트워크 브리지 방법에 있어서,
    제 1 컴퓨터 네트워크로 부터 데이터 패킷을 입력하는 단계;
    상기 데이터 패킷의 입력을 나타내는 선택된 비트 패턴을 지니는 다수의 병렬 비트를 포함하는 데이터 스테이터스 신호를 브리지 제어 장치에 출력하는 단계;
    상기 브리지 제어 장치로 부터 단정 상태를 포함하는 데이터 제어 신호를 입력하는 단계; 및
    상기 입력된 데이터 제어 신호에 따라 상기 입력된 데이터 패킷의 최소한 일부를 제 2 컴퓨터 네트워크에 출력하는 단계
    를 포함하는 컴퓨터 네트워크 브리지 방법.
  12. 컴퓨터 네트워크로 부터 원하지 않는 데이터를 선택적으로 필터링하여 제거하는 외부 데이터 필터링을 지원하는 컴퓨터 네트워크 브리지 방법에 있어서,
    제 1 컴퓨터 네트워크로 부터 데이터 패킷을 입력하는 단계;
    상기 입력된 데이터 패킷의 최소한 제 1 부분을 브리지 제어 장치에 출력하는 단계;
    상기 입력된 데이터 패킷과 관련된 디코딩된 데이터 클록을 상기 브리지 제어 장치에 출력하는 단계;
    상기 데이터 패킷의 입력을 나타내는 제 1 단정 상태를 포함하는 데이터 스테이터스 신호를 상기 브리지 제어 장치에 출력하는 단계;
    상기 브리지 제어 장치로 부터 제 2 단정 상태를 포함하는 데이터 제어 신호를 입력하는 단계; 및
    상기 입력된 데이터 입력 제어 신호에 따라 상기 입력된 데이터 패킷의 최소한 제 2 부분을 제 2 컴퓨터 네트워크에 출력하는 단계
    를 포함하는 컴퓨터 네트워크 브리지 방법.
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