JPH09247204A

JPH09247204A - Ｌａｎスイッチ

Info

Publication number: JPH09247204A
Application number: JP9040785A
Authority: JP
Inventors: William Batordos Robert; ロバート・ウィリアム・バトルドス; Mitchell Bass Brian; ブライアン・ミッチェル・バス; H Poter Kenneth Jr; ケネス・エイチ・ポター・ジュニア; Kurai Trop William; ウィリアム・クライ・トロップ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1996-03-12
Filing date: 1997-02-25
Publication date: 1997-09-19
Anticipated expiration: 2017-02-25
Also published as: JP3274617B2; KR970068310A; KR100213952B1; US5793764A

Abstract

(57)【要約】【課題】設定（アクティブ化）することが可能で、かつ
各ポート・アダプタ・カードによってモニタされるアド
レス一致制御信号線を有するＬＡＮスイッチング・シス
テムの提供。【解決手段】ポート・アダプタ・カードがスイッチ機構の
アドレスを認識すると、このポート・アダプタ・カードは
このアドレスを持つフレームを複写し、アドレス一致制
御信号線をアクティブにする。設定されたアドレス一致
制御信号せんは他のアドレス一致制御信号線に対して一
致のための検索を停止させる。アドレス一致制御信号線
が設定されていない場合は、すべてのポート・アダプタ
によってフレームが複写される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にローカル・
エリア・ネットワーク（以下、ＬＡＮと略す）に関し、
特にそのようなネットワーク間を相互接続する装置に関
する。

【０００２】

【従来の技術】従来から、ＬＡＮスイッチを用いてＬＡ
Ｎ間接続を行うとＬＡＮの全体的な処理能力および帯域
幅が改善されることが知られている。その結果、ＬＡＮ
スイッチに対する要求が着実に高まっており、それに応
じたスイッチの製造によってスイッチが普及している。

【０００３】従来のＬＡＮスイッチは、バス等のスイッ
チング機構に接続した一つ以上のポート・アダプタ・カ
ードからなる。各ポート・アダプタ・カードスイッチン
グ機構を目下通過しているフレームを調べ、このフレー
ムがそれのＬＡＮポートに向けられているかどうかを決
定する。この決定ではフレームのルーティング情報（R
I）フィールドにあるＭＡＣアドレス等の試験情報を必
要とし、この情報をポート・アダプタ・カードに格納さ
れた情報と比較する。一致した場合、ポート・アダプタ
・カードは、フレームを複写するとともに、複写された
フレームをそれのＬＡＮポートへ送ることによって接続
されたＬＡＮセグメントおよび接続されたデバイスに伝
送する。

【０００４】おおざっぱな言い方をすれば、ＬＡＮスイ
ッチを２つの型に分類してもよい。すなわち、ロー・コ
ストの専用ＬＡＮスイッチおよびハイ・コストの共用媒
体ＬＡＮスイッチである。この専用ＬＡＮスイッチは、
一般に各ポートに接続された一つの、あるいは非常に限
られた数のステーションに対応する。したがって、ポー
ト・アダプタ・カードは、スイッチ機構から複写するフ
レームはどれかを決定するために僅かな専用ＭＡＣアド
レスのみを認識しなければならない。専用ＭＡＣアドレ
スはＶＬＳＩモジュールに直接備えられ、かつプログラ
ムされたレジスタによって設定され、各ポート・アダプ
タ・カードに提供される。

【０００５】しかし、ロー・コストの専用ＬＡＮスイッ
チは、本来の目的に使用する場合は充分に動作するにも
かかわらず、いくつかの問題点を有する。そのような問
題点の一つは、ＶＬＳＩコストを最小限にするためにポ
ート上のステーションの数を低く抑えなければならない
ことである。別の問題点は、ひとたびスイッチが製造さ
れるとポートに接続可能なステーションの数が固定され
ることである。そのため、たとえユーザの設備が新たな
ステーションの追加を必要としたとしても、ユーザは新
たにステーションを追加することができない。このこと
は、ユーザに対して不必要な制限を与えているように思
われる。

【０００６】さらに、よりいっそうハイ・コストの共用
媒体ＬＡＮスイッチはブリッジおよび該ブリッジに接続
したステーションと同様に各ポート上で数多くのステー
ションに対応するが、かなりコストが高くつく。数多く
のステーションに対応するために、ポート・アダプタ・
カードはスイッチング機構上でのＭＡＣアドレスを認識
しなければならない。典型的なスイッチでは、8,000も
の数のステーションがスイッチのポートに接続されるの
で、ポート・アダプタ・カードは同数のＭＡＣアドレス
を認識しなければならなかった。現在のＶＬＳＩ技術に
おいては、そのような大きい接続テーブルをＶＬＳＩチ
ップまたはモジュールの内部にサポートすることは経済
性に優れたものではない。その代わり、参照用テーブル
を連想記憶装置（ＣＡＭ）および他の記憶装置および関
連回路等をを介してＶＬＳＩチップまたはモジュールに
外付けする。さらに、それらがハイ・コストであるとい
うことに加えて、従来のスイッチは該スイッチが製造さ
れた時点で許容されたステーションの最大数を越えて追
加のステーションをユーザが増設しなければならないと
いう問題を解決するものではない。

【０００７】いくつかの特許（例えば、米国特許第5,39
4,402号、第5,251,203号、および日本国特許出願第0064
224号）は相互接続装置内でフレームを複写するための
装置および方法を開示している一方で、上記問題点を認
識しているものはなく、ましてや上記問題点を解決する
装置および（または）方法は提供されていない。

【０００８】

【発明が解決しようとする課題】したがって、本発明の
第1の目的は、ロー・コストで、かつ従来のものよりもユ
ーザのネットワークに対してよりいっそう適応可能なＬ
ＡＮスイッチを提供することである。また、本発明の第
２の目的は、従来のものよりも数多くの増設されたネッ
トワーク構成を取り扱うことが可能なＬＡＮスイッチを
提供することである。

【０００９】

【課題を解決するための手段】上記目的および他の目的
はＬＡＮスイッチに分散複写機能を実装することによっ
て可能となる。分散複写機能には、共通の"アドレス一
致信号線"が含まれる。このアドレス一致信号線によっ
て、各ポート・アダプタ・カードを設定し、かつモニタす
ることができる。ポート・アダプタ・カードによって、格
納されたアドレスとスイッチ機構上のフレームのアドレ
スとの間に一致が見出された場合、フレームが複写され
てポートおよび接続されたＬＡＮセグメントまたはデバ
イスに転送され、またアドレス一致信号線が設定される
か、もしくはアクティブ状態となる。アクティブとなっ
たアドレス一致信号線は、フレームが複写されている他
のポート・アダプタ・カードと、それらが検索動作を終
了してもよいことを現すものである。アドレス一致信号
線が設定されず、かつ制御機能（例えば、ポート・アダ
プタ・カードの制御されたビット）が設定またはアクテ
ィブ状態にされた場合、ポート・アダプタ・カードはフレ
ームの複写を行い、複写されたフレームをそれのポート
に接続されたＬＡＮセグメントまたはデバイスへ転送す
る。

【００１０】また、分散複写機能によっていくつかのネ
ットワーク構成（後述）が可能となる。

【００１１】以下の実施形態例を図面を参照しながら説
明することによって、また特許請求の範囲によって、本
発明をよりいっそう詳細に理解することが可能となろ
う。

【００１２】

【発明の実施の形態】図１は、複数のＬＡＮセグメント
を相互接続するスイッチング・システム（以下、ＬＡＮ
スイッチ101とする）の構成を模式的に示すブロック図
であり、異なるＬＡＮセグメント上のステーション（不
図示）がＬＡＮスイッチを介して互いに通信することが
可能である。このＬＡＮスイッチ101は、複数のポート
・アダプタ・カードを相互接続したＬＡＮスイッチ機構
109を有する。なお、この図では、複数のポート・アダ
プタ・カードのうち、いくつかのものが符号102'、10
3'、・・・ N'によって図示されているにすぎない。ここ
で、符号103'とN'との間を複数の点で表した理由は、図
１では３つのアダプタ・カードのみが図示されている
が、実際のアダプタ・カード数Nは３を上回るからであ
る。各アダプタ・カードは、ポート105'、106' ・・・ 10
7'によってスイッチ・ハウジング101'に結合されてい
る。アダプタ・カードの数と同様にポート数は一般に３
を上回り、スイッチ・アセンブリのポート・アダプタ・
カード数に一致する。ＬＡＮ媒体105によってポート10
5'とＬＡＮセグメント１（不図示）とが相互接続する。
同様に、ポート106'はＬＡＮ媒体106によってＬＡＮセ
グメント２（不図示）と相互接続され、さらに他のポー
トも同様にして対応するＬＡＮセグメントに接続され
る。ここで注目しなければならないことは、ＬＡＮスイ
ッチに新たなポートが増設された場合、各ポートは各々
のＬＡＮ媒体によって対応付けられたＬＡＮセグメント
に接続する。また、各々のＬＡＮ媒体はステーションま
たはデバイスまたはＬＡＮセグメント（媒体および複数
の接続されたデバイス）をポートに相互接続させる。

【００１３】図１に示すようにポート・アダプタ・カー
ドはどれも同一なものなので、そのうちの一つの構造お
よびそれについての記載は全てのもの及ぶ。ポート・ア
ダプタ・カードの機能は、各々のＬＡＮ媒体に接続され
たＬＡＮセグメントからポート・アダプタ・カード間を
相互接続するＬＡＮスイッチ機構へデータを転送し、ま
たその逆を行うことである。ＬＡＮスイッチ機構109
は、各々のポート・アダプタ・カードによって複写され
たＬＡＮフレームを転送する。転送機構としてのＬＡＮ
スイッチ機構は従来からよく知られており、種々のかた
ちで実現される。簡単な実現例としてはパラレル・デー
タ・バス等が挙げられる。スイッチ機構は当業者によく
知られたものなので、本明細書では詳しい説明を省く。

【００１４】各ポート・アダプタ・カードは、ＬＡＮフ
レーム・プロセッサ・チップ#1、ＬＡＮフレーム・プロ
セッサ・チップ#2、・・・ＬＡＮフレーム・プロセッサ#N
と示されたＬＡＮフレーム・プロセッサ・チップを有
する。これらのＬＡＮフレーム・プロセッサ・チップは
どれも同一なものなので、そのうちの一つの構造および
それについての記載は全てのものに及ぶ。また、それら
のＬＡＮフレーム・プロセッサ・チップはプロセッサ・
バス110によってマイクロプロセッサ・サブシステム108
に相互接続されている。このマイクロプロセッサ・サブ
システム108は、ＬＡＮスイッチに対する制御機能を提
供する。提供される制御機能としては、ネットワーク管
理、構成、初期設定、統計収集、ＬＡＮフレーム・プロ
セッサ・チップの制御等が挙げられる。一般にマイクロ
プロセッサ・サブシステム108には、マイクロプロセッ
サ、ＲＡＭ、タイマ、および命令や構成を記憶する不揮
発性記憶装置（例えば、フラッシュ・メモリ）が含まれ
る。マイクロプロセッサ・サブシステム108は、プロセ
ッサ・バス110を介してＬＡＮフレーム・プロセッサ・
チップに接続する。

【００１５】さらに、アドレス一致信号線111はＬＡＮ
フレーム・プロセッサ・チップを相互に接続する。後述
するように、ＬＡＮフレーム・プロセッサ・チップがＬ
ＡＮスイッチ機構109からフレームを複写する場合、該
フレームが一つのＬＡＮフレーム・プロセッサ・チップ
によってすでに複写されることになるので、アドレス一
致信号線をあらかじめ決められた状態（すなわち、他の
ＬＡＮフレーム・プロセッサ・チップに探索作業を中止
するように伝える状態）に設定、あるいはその状態でア
クティブにする。本発明の好ましい実施形態例では、ア
ドレス一致信号線は、すでにアクティブであることを示
す負のアクティブ信号を有する。注目すべきことは、図
１が指導的であり、かつ各ＬＡＮフレーム・プロセッサ
・チップを個々の素子（例えば、ＶＬＳＩモジュール）
として表しているが、同一ＶＬＳＩモジュール上に複数
のＬＡＮフレーム・プロセッサ・チップをマルチプル・
プロセッサとして設けることも可能である。したがっ
て、図１に示された構成によって本発明の範囲が限定さ
れるものと解釈すべきではない。

【００１６】図１に示されるように、ＬＡＮフレーム・
プロセッサ・チップは、媒体アクセス制御論理113、出
力バッファ112、および複写決定論理115を備える。この
複写決定論理115は複写フレーム制御信号線114によって
出力バッファ112に接続し、かつコンダクタ104によって
ＬＡＮスイッチ機構109に接続する。媒体アクセス制御
論理113はＬＡＮフレームに関してＬＡＮ媒体105をモニ
タする。ＬＡＮフレームの検出方法はＬＡＮの種類に依
存する。例えば、ＬＡＮ媒体105がイーサネットＬＡＮ
セグメントをポート105'に接続する場合、媒体アクセス
制御論理113はイーサネットのプロトコルと互換性を有
するものとする。同様に、ＬＡＮセグメントがトークン
・リング・セグメントに接続する場合、媒体アクセス制
御倫理はトーク・リングのプロトコルと互換性を有する
ものとする等である。このような種類の媒体アクセス制
御論理回路の組み合わせ方については当業者が熟知して
いることなので、さらに詳細に説明する理由もなく、こ
れ以上の説明は避けることにする。

【００１７】ＬＡＮフレームを検出すると同時に、ＬＡ
Ｎフレーム・プロセッサ・チップ102はＬＡＮ媒体から
ＬＡＮフレームを複写し、コンダクタ104を介してＬＡ
Ｎスイッチ機構109に転送することによって、他のＬＡ
Ｎフレーム・プロセッサ・チップ103・・・Nとコンダクタ1
04とが相互接続する。注目すべきことは、すべてのＬＡ
Ｎフレーム・プロセッサ・チップが同一機能を実行する
ことである。したがって、すべてのＬＡＮフレーム・プ
ロセッサ・チップは各々のＬＡＮからＬＡＮフレームを
複写してスイッチ機構へ転送する。スイッチ機構に転送
されたフレームは、さらに他のＬＡＮフレーム・プロセ
ッサ・チップに分散される。その結果、異なるＬＡＮセ
グメント上のステーションはＬＡＮスイッチ機構109を
介して通信を開始する。

【００１８】図１に示すように、各ＬＡＮフレーム・プ
ロセッサ・チップの複写決定論理115はプロセッサ・バ
ス110を介してマイクロプロセッサ・サブシステム108に
よって制御される。複写決定論理115（各ＬＡＮフレー
ム・プロセッサ・チップのもの）はアドレス一致信号線
111に対する制御信号の出所を明らかにすることがで
き、該アドレス一致信号をモニタする。複写決定論理11
5をよりいっそう詳細に説明する前に、ＬＡＮフレーム
の構造を説明するだけの価値がある。典型的なＬＡＮフ
レームは、最小の大きさで、送信元アドレス・フィール
ドおよび送信先アドレス・フィールドをそのヘッダ・セ
クションに有する。当業者によく知られているように、
フレームにある送信元アドレス・フィールドは、該フレ
ームの起点または出所を示し、一方で送信先アドレスは
フレームが受け渡される宛先（シンク）を示す。

【００１９】通例、各々のアドレス・フィールドは６バ
イトの長さである。当業者によく知られているように、
フレームには他のフィールドも含まれるが、本発明に直
接関係するものではないのでこれ以上の説明は省くこと
にする。

【００２０】図１に示されるように、各ＬＡＮフレーム
・プロセッサ・チップにおいて複写決定論理115は、Ｌ
ＡＮフレームを複写すべきかどうかの決定を行うため
に、ＬＡＮスイッチ機構109上でこのＬＡＮフレームに
含まれる６バイトの送信先ＭＡＣアドレス・フィールド
をモニタする。この時点ではこれ以上の説明は省くが、
複写決定論理115が現ＬＡＮフレームを転写すべきであ
ると決定した場合は複写制御信号線114をアクティブに
することによって出力バッファ112へフレームを複写す
ることが可能となる。出力バッファはＬＡＮフレーム・
プロセッサ・チップによって用いられ、媒体アクセス制
御論理113によって対応するＬＡＮ媒体上に１つ以上の
ＬＡＮフレームが転送されるまで該フレームをサポート
する。複写決定論理115が現ＬＡＮフレームを複写すべ
きではないと決定した場合、複写フレーム制御信号線11
4上の複写フレーム制御信号をディアクティブにするの
でＬＡＮフレームは出力バッファ112に複写されない。
フレームが複写されない場合、本質的にこのフレームは
ＬＡＮフレーム・プロセッサ・チップによって単に無視
される。もちろん、ＬＡＮスイッチ機構109の管理はＬ
ＡＮスイッチ機構109に組み込まれており、本発明の範
囲外である。注目すべきことは、この手順はＬＡＮフレ
ーム・プロセッサ・チップ102のコンテキストに記述さ
れているが、ＬＡＮスイッチの各ＬＡＮフレーム・プロ
セッサ・チップによって互いに独立して同時に実行され
る。また、複数のＬＡＮフレーム・プロセッサ・チップ
に関して、ＬＡＮスイッチ機構から同一ＬＡＮフレーム
を複写し、それを各々のＬＡＮセグメントまたは接続さ
れたデバイスに転送することも可能である。

【００２１】図２は、図１の複写決定論理手段115の回
路図である。簡略化のために、図１の素子と共通する図
２の素子を同一符号で表した。複写決定論理手段115
は、コンパレータ124、125、・・・ Nに接続された複数の
送信先アドレス・レジスタ120、121、122・・・Nを有す
る。コンパレータからの出力はコンタクタによって論理
ＯＲ回路127に結合される。また、論理ＯＲ回路127から
の出力はインバータ回路ブロック130の入力およびＯＲ
回路133の入力に接続したコンダクタ129に接続してい
る。インバータ回路ブロック130からの出力は、アドレ
ス一致信号線111にドット論理和がとられる。インバー
タ・ブロック130からの出力もまたＡＮＤ回路132の一つ
の入力肢に接続される。ＡＮＤ回路手段に対する他の入
力は"不一致の際に複写"制御レジスタ（Copy If No Mat
ch Control Register）128から出力されたものである。
ＡＮＤ回路132からの出力はＯＲ回路133の他の入力に接
続する。ＯＲ回路133からの出力は複写制御信号線114に
結合する。さらに、プロセッサ・バス110によってレジ
スタ120、121、122、・・・ Nが相互接続されている。

【００２２】図２に示すように、各ＬＡＮフレーム・プ
ロセッサ・チップの複写決定論理115はプロセッサ・バ
ス110を介してマイクロプロセッサ108によって制御され
る。複写決定論理レジスタ121、122、および123はプロ
セッサ・バス110を介してマイクロプロセッサ・サブシ
ステム109によって"構成"される。各ＬＡＮフレーム・
プロセッサ・チップ・レジスタは個別に設定される。こ
れらのレジスタは、６バイトのアドレス・レジスタであ
り、ＬＡＮセグメント上の各ＬＡＮステーションの値に
よって設定される。例えば、図２では３つの送信先アド
レス・レジスタが設けられている。したがって、この複
写決定論理は３つのステーションの情報を複写する。も
ちろん、レジスタ数は３に限定されるものではなく、そ
れよりも大きい、あるいは小さい数とすることが可能で
ある。マイクロプロセッサ・サブシステム（図１）は、
ＬＡＮ媒体に接続した異なるＬＡＮステーションのＭＡ
Ｃアドレスでもって各レジスタの設定を行い、その後別
のレジスタに無効なＭＡＣアドレスをロードする。接続
されたＬＡＮステーションのＭＡＣアドレスを決定する
方法は本発明の範囲外であるので、さらなる詳細な説明
は省くことにする。接続されたステーションのＭＡＣア
ドレスの設定は、ユーザによる手動設定、あるいは未知
のアドレスに関して全受信ＬＡＮフレームの送信元ＭＡ
Ｃアドレスをモニタするアドレス学習を介した設定によ
って行うことができる。

【００２３】図２に示すように、送信先アドレス・レジ
スタ120は、ＬＡＮスイッチ機構109からアドレスを入手
し、それを格納する。また不一致制御レジスタ128は、
送信先アドレス・レジスタに格納されたアドレスがスイ
ッチ機構のアドレスと一致しない場合であっても、ＬＡ
Ｎスイッチ機構からのフレーム複写を実行させる値を格
納する。一つの実施形態例では、不一致制御レジスタ12
8は単ビットのレジスタである。設定が"オフ"状態の場
合、送信先アドレス・レジスタ120のＬＡＮフレーム送
信先ＭＡＣアドレスが送信先アドレス・レジスタ121、1
22、またはNにロードされた値の一つと一致すると、Ｌ
ＡＮフレーム・プロセッサ・チップがＬＡＮスイッチ機
構109からＬＡＮフレームを複写する。設定の"オン"状
態の場合、ＬＡＮフレーム送信先ＭＡＣアドレスが送信
先アドレス・レジスタ121、122、またはNにロードされ
た値の一つと一致するとＬＡＮフレーム・プロセッサ・
チップがＬＡＮスイッチ機構109からＬＡＮフレームを
複写し、さらにＬＡＮスイッチ全体の他のＬＡＮフレー
ム・プロセッサ・チップのいずれの送信先アドレス・レ
ジスタとも一致しないＬＡＮスイッチ機構109からのＬ
ＡＮフレームも複写する。

【００２４】動作中において、ＬＡＮフレームがＬＡＮ
スイッチ機構109上に存在する場合、各ＬＡＮフレーム
・プロセッサ・チップの複写決定論理115によって認識
される。この複写決定論理115は、ＬＡＮフレームの６
バイト送信先ＭＡＣアドレスを送信先アドレス・レジス
タ120にラッチする。このラッチされたコンテキスト
は、独立した６バイト・コンパレータ124、125、および
Nそれぞれ用いて送信先アドレス・レジスタ121、122、
およびNの各々にロードされたアドレスと比較される。
コンパレータの出力のＯＲをＯＲ回路127によって取
り、アクティブな状態にあるコンダクタ129上の信号に
よって示される一致を検出したコンパレータがあるかど
うかを示す。コンダクタ129上の信号は、インバータ130
によって反転され、ＬＡＮフレーム・プロセッサ・チッ
プに接続（図１参照）された負アドレス一致信号線111
上にドットＯＲが取られ、低アクティブ状態で駆動され
る。すべてのＬＡＮフレーム・プロセッサ・チップが同
様の動作を実行するため、ＬＡＮスイッチ機構109上の
現行ＬＡＮフレームの送信先ＭＡＣアドレスがＬＡＮフ
レーム・プロセッサ・チップのいずれかによって認識さ
れた場合、負アドレス一致信号線111は低アクティブ状
態で駆動される。このＬＡＮフレーム・プロセッサ・チ
ップが現行ＬＡＮフレームの送信先アドレスに一致する
場合、コンダクタ129上の信号はアクティブとなり、Ｏ
Ｒ回路133を介して出力バッファ112（図１）に対し、複
写フレーム制御信号線114（図１）をアクティブにして
コンダクタ119上のＬＡＮフレームを複写するよう、命
令する。

【００２５】さらに、本発明はＬＡＮフレーム・プロセ
ッサ・チップのいずれによっても送信先ＭＡＣアドレス
がわからない場合（すなわち、マイクロプロセッサ・サ
ブシステムは送信先アドレス・レジスタのいずれにもＭ
ＡＣアドレスをロードしない場合）、ＬＡＮフレームを
複写することによって機能の追加レベルを提供する。こ
の機能は、"不一致の際に複写"制御レジスタ128がマイ
クロプロセッサ・サブシステム108によって"オン"状態
にロードされた場合に実行可能となる。このＬＡＮフレ
ーム・プロセッサ・チップがコンダクタ119上の現行Ｌ
ＡＮフレームのアドレスを認識しない場合、コンパレー
タ124、125、および126は、すべて非活動信号を発生す
るもので、ＯＲゲート127によってＯＲされた時にコン
ダクタ129上に非活動信号を発生する。非活動信号はイ
ンバータ130によって反転する。信号のドットＯＲをと
る性質を有するため、アドレス一致信号111を駆動しな
い。他のＬＡＮフレーム・プロセッサ・チップがＬＡＮ
フレームのＭＡＣアドレスを認識した場合、信号線111
は低アクティブ状態で駆動される。この場合、コンダク
タ131上の信号の受信バージョンが低くなり、ＡＮＤ回
路ゲート132を不能にする。その結果、ＯＲ回路ゲート1
33および複写フレーム制御信号114上の複写フレーム制
御信号は低アクティブ状態となる。この場合、ＬＡＮフ
レームは無視される。他のＬＡＮフレーム・プロセッサ
・チップもこのＬＡＮフレームのＭＡＣアドレスを認識
しないとすると、負アドレス一致信号線111上の負アド
レス一致信号は高アクティブ状態となる（どれも低アク
ティブにしない）。したがって、インバータ130におけ
るこの信号の受信バージョンは高アクティブ状態となる
ので、あたかもこのＬＡＮフレーム・プロセッサ・チッ
プが現行ＬＡＮフレーム内に送信先ＭＡＣアドレスを認
識したかのように、ＯＲゲート133がアクティブな状態
に保たれる。したがって、複写フレーム制御信号線114
上の複写フレーム制御信号が高アクティブな状態で駆動
され、ＬＡＮフレームをその出力バッファ112に複写す
る。他のＬＡＮフレーム・プロセッサ・チップにおいて
も同様に、""不一致の際に複写"制御レジスタ128が設定
されたとすると、ＬＡＮフレーム・プロセッサ・チップ
のいずれのアドレスも一致しない。

【００２６】図３は、本発明にもとづく新規の層構造ス
イッチの構成を示すものである。この図では複数の第１
層スイッチのうち、３それぞれ符号134、136、および13
8が付された３つのスイッチのみが図示されており、さ
らにそれらは高速パイプ140、142、および144を介して
第２層スイッチ146に接続されている。高速パイプ140、
142、および144は光ファイバ・リンクまたは他の高速伝
送媒体である。各々のスイッチは、すでに説明した本発
明の技術にもとづいて構成されている。スイッチ134は
３つのポートを有する。そのうちの一つであるポート1
にはデバイス101、102、および210を持つＬＡＮセグメ
ントが接続されている。また、ポート２にはたったひと
つのデバイス519が接続され、さらにデバイス400、30
5、および601を持つＬＡＮセグメントがポート３に接続
されている。同様に、スイッチ136はポート４、５、お
よび６に接続したデバイスを持つＬＡＮセグメントを有
する。最後に、第１層スイッチ138はポート７、８、お
よび９に接続したデバイスを持つＬＡＮセグメントを有
する。図中、第１層スイッチ間の破線によって囲まれた
矩形状ブロック部分は、デバイスが接続された別のスイ
ッチを第２層スイッチ146に接続することが可能である
ことを示している。

【００２７】すでに述べたように、層構造となったスイ
ッチの各々には、接続された下流ステーションのアドレ
スを持つ複写決定論理レジスタを有する各ポート用の複
写決定論理を備えられている。例えば、層スイッチ134
のポート１の複写決定論理レジスタはステーション10
1、102、および210のＭＡＣアドレスで設定される。ポ
ート２に関しては、レジスタはステーション519のＭＡ
Ｃアドレスで設定される。同様に、ポート３ではステー
ション400、305、および601のＭＡＣアドレスで設定さ
れる。同様に、他のスイッチのポート・レジスタはそれ
ぞれのプロセッサによってステーションのアドレスで設
定される。第２層スイッチ146に対する高速パイプ140、
142、および144の各々についてのＬＡＮフレーム・プロ
セッサ・チップは、各第１層スイッチで内部アドレス一
致信号線が設定されず、各ＬＡＮフレーム・プロセッサ
・チップで""不一致の際に複写"制御レジスタ128が設定
されたとすると、高速パイプの各々のＬＡＮフレーム・
プロセッサ・チップは他のプロセッサ・チップのいずれ
によっても複写されず、かつ第２層スイッチ146に転送
されて分散されるフレームを複写する。この構成によっ
て、第２層スイッチはネットワークのそのほかのところ
へフレームを転送する。ローカル・スイッチは、下流ポ
ートに直接接続したステーションに関連したアドレスを
認識し、かつ該アドレスを持つフレームを適当なポート
に転送する必要がある。認識されなかったアドレスを持
つフレームはいずれも第２層スイッチ146までの高速パ
イプに転送される。例えば、444のようなアドレスのフ
レームが第１層スイッチ134上に発生した場合、このフ
レームは高速パイプ140を介して第２層スイッチ146に転
送され、高速パイプ142を経由して第１層スイッチ136に
分散される。すでに述べたように、ポート５に接続した
ＬＡＮフレーム・プロセッサ・チップは第１層スイッチ
136のスイッチ機構からフレームを複写してデバイス444
へ送る。

【００２８】図４は、本発明にもとづくＬＡＮスイッチ
の一実施形態例を説明するためのブロック図で、（ａ）
は共有媒体ＬＡＮを構成する複数のステーション、
（ｂ）は（ａ）の共有媒体ＬＡＮのステーションをポー
ト１およびポート５の共有媒体接続に区分し、かつポー
ト２、３、および４に専用媒体を持つＬＡＮスイッチ14
8を示す。図４（ｂ）に示される再配置では、高位の末
端ワークステーションおよびサーバ等の高帯域幅を必要
とするステーションを専用ポートに設け、他のステーシ
ョンは共用媒体ポートに設けることが可能である。注目
すべきことは、本発明によれば、共用媒体ポート上のス
テーションの数は、すでに述べたＬＡＮフレーム・プロ
セッサ・チップによって認識することが可能なアドレス
の数によって制限されるものではない。図４（ｂ）に示
す構成では、専用ポート（519、819、および702）上の
ステーションのアドレスは、それぞれポート２、３、お
よび４に対応したＬＡＮフレーム・プロセッサ・チップ
の送信先アドレス・レジスタにロードされる。"不一致
の際に複写"制御レジスタは共有媒体ポートのＬＡＮフ
レーム・プロセッサ・チップに設定される。したがっ
て、送信アドレス519を持つフレームはポート２のＬＡ
Ｎフレーム・プロセッサ・チップによって認識されるの
で、他の媒体ポートのいずれにも転送されない。これに
よって、共有媒体ＬＡＮセグメントからのトラフィック
量が少なくなり、システム全体のスループットが大きく
なる。

【００２９】例えば、ステーション210のアドレスが付
されたフレームは他のＬＡＮフレーム・プロセッサのい
ずれによっても認識されず、そのため共有媒体ポート１
および５のすべてに転送されよう。この場合、注目すべ
きことは動作がＬＡＮスイッチが導入されていない同一
媒体上にすべてのステーションがあるネットワーク構成
のものに類似しているが、付加された値を有する。この
既知のアドレスを持つトラフィックは専用ポート上のス
テーションの負担にならない。

【００３０】図５は、本発明にもとづいて容易に得られ
るネットワーク構成の別の実施形態例を示す。この構成
では、ＬＡＮスイッチ148はワークステーション519、11
1、222、303、および441を有するＬＡＮスイッチ・ワー
クグループ１をサポートする。同様に、ＬＡＮスイッチ
Nはワークステーション151、608、919、および907から
なるＬＡＮスイッチ・ワークグループNをサポートする。
この図では、異なるワークグループをサポートしている
２つのＬＡＮスイッチが示されている。しかし、本発明
の範囲から離れることなく別のＬＡＮスイッチに接続さ
れたワークグループをさらに増設することも可能であ
る。ＬＡＮスイッチ148とＬＡＮスイッチNとの間の破線
は、この構成にＬＡＮスイッチを増設することが可能で
あることを示すものである。また、ＬＡＮスイッチの各
々は、図示されたワークステーションの数よりも少ない
か、あるいは多いワークステーションをサポートするこ
とができる。ワークグループのＬＡＮスイッチ148およ
びNは、共有媒体ＬＡＮ150によって相互接続されてい
る。この構成では、各ポートのＬＡＮフレーム・プロセ
ッサ・チップはすでに述べたようにして設けられてい
る。各ポートの各々のアドレス・レジスタは、接続され
たステーションの一アドレスで設定されている。このよ
うな構成の動作は、上記した層構造システムに類似して
いる。同一のＬＡＮスイッチに接続されたステーション
に直接アドレス指定されたフレームは適当なステーショ
ンへ直接転送される。他のフレームのすべてが共有媒体
ＬＡＮに置かれ、共有媒体から適当なＬＡＮスイッチに
よって複写され、適当なステーションに転送される。こ
のような構成はトラフィック量が多い同一ＬＡＮスイッ
チ内のステーション間（例えば、設計部門の構成員間で
交換されるＣＡＤ図面）およびトラフィック量が少ない
ＬＡＮスイッチ間（例えば、設計部門とマーケティング
部門とで交換されるe-メイル）で適用されよう。

【００３１】以上、本発明を好ましい実施形態例につい
て特に説明し、かつ記述した。しかし、本発明の精神お
よび範囲から逸脱することなく形式および詳細について
種々の変更が可能であることは当業者によって容易に理
解されよう。以上説明した本願発明の新規な構成および
権利範囲は特許請求の範囲に示される。

【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。（１）ＬＡＮセグメントとデバイスとの間を相互接続す
るＬＡＮスイッチであって、スイッチング機構と、前記
ＬＡＮセグメントと前記デバイスとを接続する複数のポ
ートと、制御信号を伝える制御線と、前記制御線に連結
された複数のポート・モジュールとを有し、さらに、前
記複数のポート・モジュールの各々は、前記スイッチン
グ機構をモニタし、かつ前記スイッチング機構上のフレ
ームを分析することによって前記フレームは複写される
かどうかを決定する第１の回路構成と、前記第１の回路
構成に連結し、かつ前記スイッチング機構からフレーム
が複写される場合に前記制御線をアクティブにする第２
の回路構成と、前記第２の回路構成に連結し、かつ前記
制御線をモニタし、前記複数のポート・モジュールの各
々によって前記フレームが複写されず、かつ前記制御線
がアクティブにならない場合に前記スイッチング機構か
らフレームをコピーしない第３の回路構成とを備えるこ
とを特徴とするＬＡＮスイッチ。（２）前記第１の回路構成は、複写される前記フレーム
を識別する情報を格納するための少なくとも一つのレジ
スタと、前記スイッチング機構からのフレームを識別す
る情報を受け取るための入手レジスタと、前記少なくと
も一つのレジスタ内の情報と前記入手レジスタ内の情報
との相関を取り、該相関が事前に定めた基準に合う場合
に第１の状態に設定する制御信号を発生する回路手段と
を有することを特徴とする上記（１）に記載のＬＡＮス
イッチ。（３）前記第２の回路構成はゲート回路を有することを
特徴とする上記（１）に記載のＬＡＮスイッチ。（４）前記ゲート回路はインバータ・ゲートを有するこ
とを特徴とする上記（３）に記載のＬＡＮスイッチ。（５）前記第３の回路構成はゲート回路を有することを
特徴とする上記（２）に記載のＬＡＮスイッチ。（６）前記ゲート回路はＡＮＤ回路を有することを特徴
とする上記（５）に記載のＬＡＮスイッチ。（７）前記ゲート回路に連結した出力を持つレジスタを
さらに有し、該レジスタは前記少なくとも一つのレジス
タに格納された識別情報を持たないフレームが複写され
る場合に値を格納することを特徴とする上記（５）に記
載のＬＡＮスイッチ。（８）前記ポート・モジュールに連結された制御装置を
さらに有することを特徴とする上記（１）に記載のＬＡ
Ｎスイッチ。（９）前記制御装置はマイクロプロセッサを有すること
を特徴とする上記（８）に記載のＬＡＮスイッチ。（１０）前記回路手段はコンパレータを有することを特
徴とする上記（６）に記載のＬＡＮスイッチ。（１１）ポート・アダプタ・カード間を相互接続するス
イッチング機構を有し、前記ポート・アダプタ・カード
の各々は前記ポート・アダプタ・カードを処理するスイ
ッチ・ポートに接続されたステーションのアドレスを識
別する一組のアドレスを備え、また前記ポート・アダプ
タ・カードは前記一組のアドレスのなかの一つのアドレ
スが前記スイッチング機構からのフレームのアドレスと
一致する場合に前記フレームを複写するＬＡＮスイッチ
内で、前記アドレスが一致しない場合、前記ポート・ア
ダプタ・カードにフレームを複写させる装置であって、
制御信号線と、前記ポート・アダプタ・カードが前記ス
イッチ機構からフレームを複写する場合に前記制御信号
線を第１の状態に設定する回路構成と、制御ビットを受
け取り、かつ一致するアドレスを持たないフレームが複
写される場合に前記制御ビットによってアクティブ状態
に設定されるレジスタと、前記レジスタおよび前記制御
信号線をモニタし、前記制御信号線が第１の状態に設定
されず、かつ前記レジスタが前記アクティブ状態にある
場合に複写フレーム制御信号を発生する回路構成とを備
えることを特徴とする装置。（１２）フレームを転送するスイッチング機構と、ＬＡ
Ｎセグメントとデバイスとを接続する複数のポートと、
前記ポートを前記スイッチング機構に相互接続させるポ
ート・モジュールとを備えるＬＡＮスイッチ内で、前記
スイッチング機構からフレームを前記ポート・モジュー
ルに複写する方法であって、前記ポート・モジュールを
接続するためのアドレス一致信号線を与える段階と、前
記ポート・モジュールの各々に接続するステーションの
一組のアドレスを前記ポート・モジュールの各々に与え
る段階と、前記スイッチング機構のフレームにあるアド
レスを前記ポート・モジュールの各々に格納されたアド
レスと相関させる段階と、前記スイッチング機構から前
記ポート・モジュールの各々へ、前記ポート・モジュー
ルに格納されたアドレスに一致するアドレスを持つフレ
ームを複写する段階と、前記アドレス一致信号線を、前
記スイッチング機構からのフレームを複写するポート・
モジュールによってアクティブ状態に設定する段階と、
前記ポート・モジュールによって前記アドレス一致信号
線をモニタする段階と、前記アドレス一致信号線が前記
アクティブ状態に設定されず、かつ前記ポート・モジュ
ールによって前記アドレス一致信号線が前記アクティブ
状態に設定されないことを許容されている場合に、前記
スイッチング機構からポート・モジュールへフレームを
複写する段階とを有することを特徴とする方法。（１３）前記アドレス一致信号線が前記アクティブ状態
に設定されず、かつ前記スイッチング機構上のフレーム
のアドレスが前記ポート・モジュールの各々に格納され
た前記アドレスの一つと一致しない場合に、前記フレー
ムは複写されないことを特徴とする上記（１２）に記載
の方法。（１４）ＬＡＮスイッチであって、スイッチ機構と、制
御線と、"不一致の際に複写"制御レジスタと、アドレス
を格納し、かつ該格納されたアドレスを前記スイッチ機
構上のフレームにあるアドレスと比較する第１の手段
と、前記第１の手段に応答し、かつ前記アドレスが一致
しない場合に前記フレームを複写する第２の手段と、前
記第１の手段に応答し、かつ前記フレームが複写された
場合に前記制御線をアクティブにする第３の手段と、前
記アドレスが一致せず、前記制御線がアクティブになら
ず、また"不一致の際に複写"制御レジスタが設定された
場合に、前記第２の手段に前記フレームを複写させるた
め、前記第１の手段と前記第３の手段とに効果的に連結
した第４の手段とを備えることを特徴とするＬＡＮスイ
ッチ。（１５）前記第２の手段は前記アドレスが一致せず、か
つ前記制御線がアクティブにならない場合に前記フレー
ムを複写しないことを特徴とする上記（１４）に記載の
ＬＡＮスイッチ。

【図面の簡単な説明】

【図１】本発明にもとづくＬＡＮスイッチング・システ
ムの概略的構成を説明するためのブロック図である。

【図２】本発明にもとづく複写決定論理の詳細を説明す
るための回路図である。

【図３】本発明にもとづくＬＡＮスイッチが適用された
２層構造通信ネットワークの概略的構成を説明するため
のブロック図である。

【図４】本発明にもとづくＬＡＮスイッチの一実施形態
例を説明するためのブロック図で、（ａ）は共有媒体Ｌ
ＡＮを構成する複数のステーション、（ｂ）は（ａ）の
共有媒体ＬＡＮのステーションをポート１およびポート
５の共有媒体接続に区分し、かつポート２、３、および
４に専用媒体を持つＬＡＮスイッチを示す。

【図５】本発明にもとづくＬＡＮスイッチが適用された
ネットワーク構成の別の実施形態例の概略的構成を説明
するためのブロック図である。

【符号の説明】

101 ＬＡＮスイッチ 102'、103' ポート・アダプタ・カード 103 ＬＡＮフレーム・プロセッサ・
チップ 104 コンダクタ 105 ＬＡＮ媒体 105'、106' ポート 108 マイクロプロセッサ・サブシス
テム 109 ＬＡＮスイッチ機構 110 プロセッサ・バス 111 アドレス一致信号線 112 出力バッファ 113 媒体アクセス制御論理 114 複写フレーム制御信号線 115 複写決定論理 120、121、122 送信先アドレス・レジスタ 124、125 コンパレータ 127 論理ＯＲ回路 128 "不一致の際に複写"制御レジス
タ 130 インバータ回路ブロック（イン
バータ回路） 132 ＡＮＤ回路 133 ＯＲ回路 134、136、138 第１層スイッチ 140、142、144 高速パイプ 146 第２層スイッチ 148 ＬＡＮスイッチ 150 共有媒体ＬＡＮ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブライアン・ミッチェル・バスアメリカ合衆国27502、ノースカロライナ州アペックスオールドストゥブリッジドライブ 4201 (72)発明者ケネス・エイチ・ポター・ジュニアアメリカ合衆国27502、ノースカロライナ州アペックスアンテールダムプレイス 5404 (72)発明者ウィリアム・クライ・トロップアメリカ合衆国27615、ノースカロライナ州ラレイモウニングドーブロード 8306

Claims

【特許請求の範囲】

【請求項１】ＬＡＮセグメントとデバイスとの間を相互
接続するＬＡＮスイッチであって、スイッチング機構と、前記ＬＡＮセグメントと前記デバイスとを接続する複数
のポートと、制御信号を伝える制御線と、前記制御線に連結された複数のポート・モジュールとを
有し、さらに、前記複数のポート・モジュールの各々は、前記スイッチ
ング機構をモニタし、かつ前記スイッチング機構上のフ
レームを分析することによって前記フレームは複写され
るかどうかを決定する第１の回路構成と、前記第１の回
路構成に連結し、かつ前記スイッチング機構からフレー
ムが複写される場合に前記制御線をアクティブにする第
２の回路構成と、前記第２の回路構成に連結し、かつ前
記制御線をモニタし、前記複数のポート・モジュールの
各々によって前記フレームが複写されず、かつ前記制御
線がアクティブにならない場合に前記スイッチング機構
からフレームをコピーしない第３の回路構成とを備える
ことを特徴とするＬＡＮスイッチ。
【請求項２】前記第１の回路構成は、複写される前記フ
レームを識別する情報を格納するための少なくとも一つ
のレジスタと、前記スイッチング機構からのフレームを識別する情報を
受け取るための入手レジスタと、前記少なくとも一つのレジスタ内の情報と前記入手レジ
スタ内の情報との相関を取り、該相関が事前に定めた基
準に合う場合に第１の状態に設定する制御信号を発生す
る回路手段とを有することを特徴とする請求項１に記載
のＬＡＮスイッチ。
【請求項３】前記第２の回路構成はゲート回路を有する
ことを特徴とする請求項１に記載のＬＡＮスイッチ。
【請求項４】前記ゲート回路はインバータ・ゲートを有
することを特徴とする請求項３に記載のＬＡＮスイッ
チ。
【請求項５】前記第３の回路構成はゲート回路を有する
ことを特徴とする請求項２に記載のＬＡＮスイッチ。
【請求項６】前記ゲート回路はＡＮＤ回路を有すること
を特徴とする請求項５に記載のＬＡＮスイッチ。
【請求項７】前記ゲート回路に連結した出力を持つレジ
スタをさらに有し、該レジスタは前記少なくとも一つの
レジスタに格納された識別情報を持たないフレームが複
写される場合に値を格納することを特徴とする請求項５
に記載のＬＡＮスイッチ。
【請求項８】前記ポート・モジュールに連結された制御
装置をさらに有することを特徴とする請求項１に記載の
ＬＡＮスイッチ。
【請求項９】前記制御装置はマイクロプロセッサを有す
ることを特徴とする請求項８に記載のＬＡＮスイッチ。
【請求項１０】前記回路手段はコンパレータを有するこ
とを特徴とする請求項６に記載のＬＡＮスイッチ。
【請求項１１】ポート・アダプタ・カード間を相互接続
するスイッチング機構を有し、前記ポート・アダプタ・
カードの各々は前記ポート・アダプタ・カードを処理す
るスイッチ・ポートに接続されたステーションのアドレ
スを識別する一組のアドレスを備え、また前記ポート・
アダプタ・カードは前記一組のアドレスのなかの一つの
アドレスが前記スイッチング機構からのフレームのアド
レスと一致する場合に前記フレームを複写するＬＡＮス
イッチ内で、前記アドレスが一致しない場合、前記ポー
ト・アダプタ・カードにフレームを複写させる装置であ
って、制御信号線と、前記ポート・アダプタ・カードが前記スイッチ機構から
フレームを複写する場合に前記制御信号線を第１の状態
に設定する回路構成と、制御ビットを受け取り、かつ一致するアドレスを持たな
いフレームが複写される場合に前記制御ビットによって
アクティブ状態に設定されるレジスタと、前記レジスタおよび前記制御信号線をモニタし、前記制
御信号線が第１の状態に設定されず、かつ前記レジスタ
が前記アクティブ状態にある場合に複写フレーム制御信
号を発生する回路構成とを備えることを特徴とする装
置。
【請求項１２】フレームを転送するスイッチング機構
と、ＬＡＮセグメントとデバイスとを接続する複数のポ
ートと、前記ポートを前記スイッチング機構に相互接続
させるポート・モジュールとを備えるＬＡＮスイッチ内
で、前記スイッチング機構からフレームを前記ポート・
モジュールに複写する方法であって、前記ポート・モジュールを接続するためのアドレス一致
信号線を与える段階と、前記ポート・モジュールの各々に接続するステーション
の一組のアドレスを前記ポート・モジュールの各々に与
える段階と、前記スイッチング機構のフレームにあるアドレスを前記
ポート・モジュールの各々に格納されたアドレスと相関
させる段階と、前記スイッチング機構から前記ポート・モジュールの各
々へ、前記ポート・モジュールに格納されたアドレスに
一致するアドレスを持つフレームを複写する段階と、前記アドレス一致信号線を、前記スイッチング機構から
のフレームを複写するポート・モジュールによってアク
ティブ状態に設定する段階と、前記ポート・モジュールによって前記アドレス一致信号
線をモニタする段階と、前記アドレス一致信号線が前記アクティブ状態に設定さ
れず、かつ前記ポート・モジュールによって前記アドレ
ス一致信号線が前記アクティブ状態に設定されないこと
を許容されている場合に、前記スイッチング機構からポ
ート・モジュールへフレームを複写する段階とを有する
ことを特徴とする方法。
【請求項１３】前記アドレス一致信号線が前記アクティ
ブ状態に設定されず、かつ前記スイッチング機構上のフ
レームのアドレスが前記ポート・モジュールの各々に格
納された前記アドレスの一つと一致しない場合に、前記
フレームは複写されないことを特徴とする請求項１２に
記載の方法。
【請求項１４】ＬＡＮスイッチであって、スイッチ機構と、制御線と、 "不一致の際に複写"制御レジスタと、アドレスを格納し、かつ該格納されたアドレスを前記ス
イッチ機構上のフレームにあるアドレスと比較する第１
の手段と、前記第１の手段に応答し、かつ前記アドレスが一致しな
い場合に前記フレームを複写する第２の手段と、前記第１の手段に応答し、かつ前記フレームが複写され
た場合に前記制御線をアクティブにする第３の手段と、前記アドレスが一致せず、前記制御線がアクティブにな
らず、また"不一致の際に複写"制御レジスタが設定され
た場合に、前記第２の手段に前記フレームを複写させる
ため、前記第１の手段と前記第３の手段とに効果的に連
結した第４の手段とを備えることを特徴とするＬＡＮス
イッチ。
【請求項１５】前記第２の手段は前記アドレスが一致せ
ず、かつ前記制御線がアクティブにならない場合に前記
フレームを複写しないことを特徴とする請求項１４に記
載のＬＡＮスイッチ。